KR100845102B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막을 적층하는 단계; 상기 반도체 기판 상에 형성된 패드 산화막, 패드 질화막 및 패드 TEOS막을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 TEOS막을 마스크로 하여 상기 트렌치에 질소(Nitrogen)를 이온주입하여 배리어막을 형성하는 단계: 상기 트랜치 내에 절연물을 증착하고 평탄화하는 단계; 및 상기 패드 산화막, 패드 질화막 및 패드 TEOS막을 제거하여 소자분리막을 형성하는 단계를 포함한다.
STI, 보이드

Description

반도체 소자의 소자분리막 형성방법{Method for Isolation Layer of Semiconductor Divice}
도 1 및 도 2는 종래의 반도체 소자의 소자분리막 형성방법을 도시한 단면도이다.
도 3 및 도 8은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 도시한 단면도이다.
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있다. 현재, 반도체 소자를 형성하는 과정은 트랜지스터와 같은 능동소자가 형성될 액티브 영역을 설정하기 위한 소자분리 형성과정을 수반하고 있으며, 소자 분리 형성과정은 소자의 디자인 룰의 감소에 따라 LOCOS(Local Oxidation of Silicon) 공 정대신 액티브 영역의 면적을 넓힐 수 있는 STI(Shallow Trench Isolation) 공정을 사용하여 반도체 소자의 소자분리막을 형성하고 있다.
STI 공정에 의한 소자분리막 형성은 실리콘 웨이퍼를 선택적으로 식각하여 트렌치를 형성한 후 그 트렌치를 절연막으로 메우는 방법이다.
이하에서는 종래의 STI 소자분리막 형성공정을 도 1 내지 도 3을 참조로 하여 설명하도록 한다.
도 1을 참조하면, 먼저 반도체 기판(1) 상에 패드 산화막(2)과 패드 질화막(3)을 형성한다. 이어서 소자분리 영역을 정의하는 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각마스크로 하여 패드 질화막(3), 패드 산화막(2) 및 반도체 기판(1)을 식각하여 반도체 기판(1)에 트렌치(4)를 형성한다.
그 다음, 고밀도 플라즈마(High Density Plasma: HDP) 산화막(5)을 증착하여 트렌치(4) 내부를 매립한다. 상기 산화막(5)은 트렌치(4) 내를 충분히 매립하면서 상기 패드 질화막(3)의 상부 표면까지 충분히 증착되는 두께로 증착한다.
이어서 상기 산화막(5)을 화학기계적 연마(Chemical Mechanical Polishing)을 하여 평탄화한다. 상기 화학기계적 연마 공정은 상기 패드 질화막(3)이 노출될 때까지 진행한 후, 상기 패드 질화막(3) 및 패드 산화막(2)을 제거하여 소자분리 막을 완성한다.
그러나, 반도체 소자의 디자인 룰이 축소됨에 따라 트렌치(4)의 종횡비가 매우 커져 상기 산화막(5)을 채울 때 상기 트렌치(4) 내에 보이드(void)(6)가 발생될 수 있다.
이러한 보이드(4)는 상기 산화막(5)이 CMP로 패터닝 될때 노출되어 후속의 게이트 형성공정 시 게이트 물질이 이러한 보이드(6) 내에 잔류할 수 있고, 잔류된 게이트 물질은 게이트을 전기적으로 연결시키게 되어 반도체 소자의 특성을 변형시켜 신뢰성을 저하시키거나 심할 경우 불량을 유발하는 문제점이 있다.
또한, 상기 소자분리 절연막은 산화막으로 이루어져 코너부분에서 전기장의 크기가 선택적으로 증가되는 전기장 집중효과가 발생하므로 누설전류가 증대되어 소자의 특성이 열화되는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명은 트렌치 내부에 질소(Nitrogen)를 이온주입하여 상기 트렌치 주변에 배리어막을 형성함으로써 소자분리를 확실히 하여 반도체 소자의 신뢰성을 확보할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 있다.
본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막을 적층하는 단계; 상기 반도체 기판 상에 형성된 패드 산화막, 패드 질화막 및 패드 TEOS막을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 TEOS막을 마스크로 하여 상기 트렌치에 질소(Nitrogen)를 이온주입하여 배리어막을 형성하는 단계: 상기 트랜치 내에 절연물을 증착하고 평탄화하는 단계; 및 상기 패드 산화막, 패드 질화막 및 패드 TEOS막을 제거하여 소자분리막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
한편, 어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 3 내지 도 8은 본 발명의 반도체 소자의 소자분리막을 형성하는 주요공정을 순차적으로 도시한 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(10) 상에 패드 산화막(20), 패드 질화막(30) 및 패드 TEOS막((40)을 순차적으로 형성한다.
상기 패드 산화막(20)은 CVD 공정 또는 열산화 공정에 의해 형성될 수 있으며 여기서는 열산화 공정이 더욱 바람직하며 1nm 내지 100nm의 두께로 형성된다.
상기 패드 질화막(30)은 LPCVD(Low Pressure CVD)와 같은 CVD 공정을 통해 형성되며 10nm~1000nm 정도로 형성된다.
상기 패드 TEOS막(4))은 CVD 공정을 통해 형성되며 10nm~1000nm 정도로 형성된다.
그 다음, 도 4에 도시된 바와 같이, 상기 반도체 기판(10) 상에 형성된 TEOS막 상으로 포토레지스트막을 도포하고 트렌치(70)가 형성될 영역을 노광 및 현상하여 포토레지스트 패턴(50)을 형성한다.
그 다음, 도 5에 도시된 바와 같이, 상기 포토레지스트 패턴(50)을 식각마스크로 하여 상기 패드 TEOS막(40), 패드 질화막(30) 및 패드 산화막(20)을 식각한다.
그 다음, 도 6에 도시된 바와 같이, 상기 포토레지스트 패턴(50)을 제거한 후 상기 패드 TEOS막(40)을 식각마스크로 하여 반도체 기판(10)을 반응성 이온식각(Reactive ion etching) 공정에 의하여 식각하여 상기 반도체 기판(10)에 소정의 깊이로 트렌치(70)를 형성한다.
그 다음, 도 7에 도시된 바와 같이, 상기 반도체 기판(10)에 형성된 트렌치(70) 내부로 소자분리막 형성을 위하여 질소(Nitrogen)를 이온주입(Ion Implant) 방법을 이용하여 이온주입한다. 그리고, 상기 트렌치(70) 내부에 질화물층(90)을 증착하여 매립시킨다. 여기서 상기 질소(Nitrogen)는 이온주입공정에 의해 주입되는 것으로, 이로 인하여 상기 질소(Nitrogen)는 상기 트렌치(70)보다 더 깊이 주입되어 트렌치(70)를 감싸도록 배리어막(80)을 형성한다. 이후, 상기 트랜치(70) 내부로 절연물이 증착되어 진다.
이때, 상기 질소(Nitrogen)는 1 KeV~10 KeV의 에너지 하에서 1015~1016 ion/cm2의 주입량으로 이온주입된다.
그 다음, 도 8에 도시된 바와 같이, 상기 트렌치(70) 내부에 상기 질화물층(90)이 형성되면 CMP(Chemical mechanical pholishing)을 이용하여 평탄화시킨다. 이때, 식각정지막은 패드 질화막(30)이 사용되어 상기 CMP 공정 이후 상기 질화물층(90)은 상기 반도체 기판(10) 상에 패드 질화막(30) 높이까지 형성된다.
이후, 상기 패드 산화막(20), 패드 질화막(30) 및 패드 TEOS막(40)을 제거하면, 반도체 기판(10) 상에 소자분리막(100) 형성이 완료된다.
그리고, 상기 반도체 기판(10) 상에 엔모스(NMOS)와 피모스(PMOS)를 형성하기 위한 불순물 이온주입을 공정을 실시하여 엔웰(N-Well)(11)과 피웰(P-Well)(12)을 형성한다. 상기 엔웰(11)과 피웰(12)을 형성하기 위한 불순물은 인(phosphorus) 또는 비소(Arsenic)와 같은 5족원소 및 붕소(boron)와 같은 3족 원소가 사용된다. 이때, 상기 엔웰(11)과 피웰(12)에 주입되는 이온은 1012~1013 ion/cm2 정도로 주입된다.
상기와 같은 불순물을 반도체 기판(10) 상으로 주입하면 상기 소자분리막(100)에 의하여 엔웰(11) 및 피웰(12)이 분리되는데, 상기 소자분리막(100)의 배리어막(80)은 고농도의 질화물로 형성되어 있고 상대적으로 상기 엔웰(11) 및 피웰(12)은 저농도로 이루어져 있다. 상기 트랜치(70) 주위에 배리어막(80)이 형성되어 있으므로, 상기 인(phosphorus), 비소(Arsenic) 및 붕소(boron) 이온들이 상기 소자분리막(100)으로 근접할 수 없으므로, 후속 공정으로 상기 엔웰(11)과 피웰(12)에 형성되는 소자들의 분리 특성을 향상시킬 수 있다.
또한, 상기 배리어막(80)이 질소(Nitrogen)로 이루어져 있으므로, 전기장에 의한 영향을 차단하여 누설전류가 발생되는 것을 방지할 수 있다.
이상과 같이 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자 분리막 형성방법은 질소(Nitrogen)가 이온주입방법에 의하여 트렌치보다 더 깊숙이 주입되어 배리어막을 형성하므로 소자간의 분리를 확실하게 할 수 있고, STI 코너 영역에 집중될 수 있는 전기장에 의한 영향을 차단시켜 소자의 신뢰성을 향상시킬 수 있었다.

Claims (10)

  1. 반도체 기판 상에 패드 산화막, 패드 질화막 및 패드 TEOS막을 적층하는 단계;
    상기 반도체 기판 상에 형성된 패드 산화막, 패드 질화막 및 패드 TEOS막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 TEOS막을 마스크로 하여 상기 트렌치 내에 질소(Nitrogen)를 이온주입하여 배리어막을 형성하는 단계:
    상기 트랜치 내에 절연물을 증착하고 평탄화하는 단계; 및
    상기 패드 산화막, 패드 질화막 및 패드 TEOS막을 제거하여 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 질소(Nitrogen)의 이온 주입량은 1015~1016ion/cm2인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 질소(Nitrogen)의 이온주입 에너지는 1KeV~10KeV인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 트렌치 내에 절연물을 증착하고 평탄화하는 단계에서 식각정지막은 패드 질화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제1항에 있어서,
    상기 소자분리막을 형성한 다음, 반도체 기판으로 불순물을 주입하여 엔웰(N-Well) 또는 피웰(P-Well)을 형성하는 단계를 포함하는 반도체 소자의 소자분 리막 형성방법.
  9. 제8항에 있어서,
    상기 엔웰(N-Well)은 5족 원소로 형성되고, 상기 피웰(P-Well)은 3족 원소로 형성되는 반도체 소자의 소자분리막 형성방법.
  10. 제8항에 있어서,
    상기 불순물의 이온 주입량은 1012~1013 ion/cm2인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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