KR920000708B1 - 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법 - Google Patents

포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법 Download PDF

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Abstract

내용 없음.

Description

포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법
제1a도는 종래의 마스크층이 형성된 웨이퍼에 트렌치를 형성한 후 도프산화물을 침착한 상태의 단면도.
제1b도는 제1a도에서 트렌치 내부 일정부분까지 도프산화물을 제거한 다음 마스크층을 제거한 상태의 단면도.
제2a도는 본 발명을 설명하기 위해 웨이퍼상에 마스크층을 형성한 후 포토레지스트를 코팅한 상태의 단면도.
제2b도는 제2a도에서 포토레지스트층의 일부분을 제거하여 마스크패턴을 형성한 상태의 단면도.
제2c도는 제2b도에서 마스크패턴에 따라 마스크층을 에치하고 잔여포토레지스트층을 완전히 제기한 상태의 단면도.
제3a도는 제2c도의 공정에 의해 노출된 실리콘 웨이퍼상에 트렌치를 형성하고, 산화물층 상부와 트렌치에 도프산화물을 침착하는 공정을 도시한 단면도.
제3b도는 상기 침착된 도프산화물상에 포토레지스트를 형성한 상태의 단면도.
제3c도는 제3b도의 포토레지스트를 트렌치 내부의 소정부분까지 제거한 상태의 단면도.
제4a도는 제3c도의 잔류하는 포토레지스트까지 본 발명에 의한 포토레지스트 에치백 기술에 의해 도프산화물 및 잔여포토레지스트를 제거한 다음 열처리 공정을 하는 상태를 도시한 단면도.
제4b도는 제4a도의 열처리 공정에 의해서 트렌치 내부에 선택적으로 도핑된 소스영역이 형성된 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 웨이퍼 2,4 : 산화물(OXIDE)
3 : 질화물(NITRIDE) 5 : 포토레지스트층(PHOTORESIST)
6 : 도프산화물 7 포토레지스트
8 : 도핑영역 9 : 트렌치
20 : 마스크층
본 발명은 메가 D RAM급 이상의 반도체 고집적 소자의 트렌치 캐패시터의 측벽에 도핑영역을 선택적으로 형성하는 트렌치 캐패시터 형성방법에 관한 것으로, 특히, 측면벽 도핑시, 포토레지스트를 이용하여 원하는 부분의 트렌치 캐패시터의 측면벽만을 선택적으로 도핑할 수 있도록 한 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법에 관한 것이다.
종래에 트렌치 캐패시터 측면벽을 도핑하기 위해서는, 트렌치 내부를 채울 수 있는 두께로 BSG 또는 PSG 등의 도프산화물을 침착한 후, 필요한 깊이만큼 상기 도핑영역을 형성하고 웨트 에칭(WET ETCHING)등의 기술에 의해 트렌치 내부의 상기 도프산화물을 제거하였다. 그러나, 이러한 경우, 상기 침착물질로서 BSG(BORO-SILICA-GLASS) 또는 PSG(PHOSPHORUS-SILICA-GLASS)등의 도프산화물의 두께가 두꺼우므로, 웨트에칭시 공정시간이 길어지고, 장시간 처리에 의해 실리콘 표면 및 트렌치 내부 실리콘의 손상을 초래하였다. 또한 상기 웨트에치시 트렌치 내부에서의 에칭 비율 설정이 곤란하여 선택적인 에칭이 매우 힘들었고 그에 따른 균일도가 현저히 저하되는 단점이 있었다.
따라서, 본 발명의 목적은 상기한 단점을 해소하고 포토레지스트를 이용하여 도핑이 필요치 않는 부분의 도프산화물을 정확히 에칭한 상태에서 원하는 부분만의 트렌치 캐패시터 측면벽을 선택적으로 도핑할 수 있도록 한 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법을 제공하는데에 있다.
본 발명에 의한 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법은 상기 실리콘 웨이퍼상에 마스크층으로써 산화물, 질화물 및 산화물층을 순차로 형성하고, 그 위에 포토레지스트층을 코팅하고 일정부분 제거하여 패턴을 형성하는 공정과, 상기 포토레지스트층의 패턴을 따라 노출된 마스크층을 제거하여 마스크패턴을 형성하고, 상기 포토레지스트층을 완전히 제거한 다음, 상기 마스크 패턴을 따라 실리콘 웨이퍼상에 트렌치를 형성하는 공정과, 상기 트렌치 내,외부상에 얇은 두께의 도프산화물을 침착하고, 그 상부에 포토레지스트를 채워 평탄화하는 공정과, 상기 평탄화된 포토레지스트를 BAKE하고 상기 트렌치 내,외부상의 포토레지스트를 선택적으로 에치백하는 공정과, 상기 침착된 도프산화물을 상기 포토레지스트의 잔류부분까지 에치하는 공정과, 상기 잔여 포토레지스트를 완전히 제거하고, 상기 트렌치 내부의 도프산화물을 열처리하여 트렌치내에 선택적 도핑영역을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명에 의한 포토레지스트 에치백을 실시하기 위한 방법에는 웨트스테이션(WET STATION)을 이용하는 방법, 트랙(TRACK)을 이용하는 방법 및 O2플라즈마 가스를 이용하는 방법등이 있다.
첫째로, 웨트스테이션을 이용하는 방법은 현상액(DEVELOPER)과 순수한 D.I.수(DEIONIZED WATER)를 일정비율로 혼합한 혼합액을 사용하여 포토레지스트를 에치하는 방식으로, 샘플 에치를 통하여 포토레지스트의 에칭속도를 구하고, 필요한 에칭두께를 계산하여 시간 에치를 실시하는 방법이다. 이 방법은 생산성이 우수하며, 현상액과 D.I.수의 혼합비율을 조절함으로써 에치속도를 조절할 수 있는 장점이 있는데, 즉 D.I.수의 양을 증가시켜 에치속도가 늦어지게하며, 상대적으로 현상액의 양을 증가시키면 에칭속도가 빨라지도록 조절할 수 있는 장점등이 있다.
둘째로, 트랙을 이용하는 방법은 트랙에서 현상액을 사용하여 포토레지스트를 필요한 만큼 에치하는 방식이다.
이 방법은 균일도가 우수하며 입자의 영향을 감소시킬 수 있으며, 또한 공정이 간단하고 재현성이 양호한 장점이 있다. 또한, 이 방법에 의하면, 현상액의 종류 및 가열온도를 조절해줌으로써 에칭속도를 조절할 수 있는 장점이 있다.
셋째로, O2플라즈마를 이용하는 방법은 현상액과 D.I.수를 혼합하여 에치하는 상기한 방법 대신에 드라이 에쳐(DRY ETCHER)를 사용한 O2플라즈마를 이용하여 포토레지스트를 에치하는 방식이다.
따라서, 본 발명에 의한 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법에 의하면, 포토레지스트를 이용함으로써 BSG 또는 PSG등의 도프산화물을 얇은 박막으로하여 사용할 수 있으므로, 필요치 않은 부분을 정확하게 에치할 수 있고, 에칭 공정시간을 줄여서 실리콘 웨이퍼 표면이나 트렌치 내부를 손상으로부터 보호할 수 있으며, 특히 선택적인 에칭이 용이하고 균일도가 크게 개선되는 장점이 있다.
이하, 첨부된 도면을 참조로하여 본 발명을 더욱 상세히 설명하기로 한다.
제1a도는 실리콘 웨이퍼(1)상에 마스크층(10)을 형성한 다음 RIE 에칭기술을 이용하여 도핑영역(8)를 형성하고, 그 위에 BSG 또는 PSG등의 도프산화물(6)을 예를들어 16000Å 정도로 두껍게 침착한 상태를 도시한 공정도이다. 이러한 상태에서 전하를 저장하기 위하여, 침착된 BSG등의 도프산화물(6)을 트렌치(8) 저부상에 P+ 영역을 형성하고자 하는 영역까지 에치하고, 노출된 마스크층(10)을 사진식각법에 의해 제거시킨다.
제1b도는 제1a도의 공정후에 깊이“L”만큼까지 도프산화물(6)의 서택적으로 제거된 상태의 공정도이다. 유효용량값을 결정짓는 트렌치(8) 측벽부분을 선택적으로 도핑하는데에 있어서, 고농도로 도핑된 트렌치(8)측벽은 연속되는 열처리에 의해서 게속적으로 확산되어, 후에 형성될 이동게이트(TRANSFER GATE) 드레인영역(동도면에는 도시되지 않음)과 측벽 도핑영역간에 에치트루(EACH-TROUGH) 블렉다운 현상을 유발시키기 때문에, 측벽도핑공정시 필요치 않은 측벽부분의 BSG등의 도프산화물(6)을 선택적으로 제거하는 것이 필요하다.
따라서, 종래에는 상술한 바와 같이, 도핑영역(8) 내부를 채울 수 있는 두꺼운 두께로 도프산화물(6)인 BSG 물질을 침착한 후, 필요한 만큼 에치하여 측벽 도핑을 실시하고 웨트 에칭방식에 의해 트렌치 내부의 잔여 BSG를 제거하였다. 그러나, 이때 웨트 에칭시 트렌치(9) 내부의 도프산화물인 BSG를 완전히 제거하기 위하여는 에칭시간이 길기 때문에, 실리콘 기판 표면이나 트렌치(9) 내부의 실리콘이 손상을 입는 심각한 문제점이 있었다.
따라서, 에칭시 이러한 실리콘 기판에 직접적으로 가해지는 충격을 보호하기 위하여, 본 발명에서는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법을 제공하는 것으로, 이후 상세히 설명한다.
제2a도는 본 발명을 설명하기 위한 공정도로서, 여기에는 실리콘 웨이퍼(1)위에 마스크용으로서 산화물층(2)과, 또한 트렌치 구조 형성시 RIE(REACTIVE ION ETCHING) 충격에 의한 실리콘 웨이퍼(1) 표면의 손상을 방지하고 에칭 정지면의 감지를 위한 에칭정지층 역할을 하는 질화물층(3) 및 이 질화물층(3) 상부에 다시 산화물층(4)을 순차로 침착한다. 그 이후에 일정한 마스크패턴(MASK PATTERN)을 형성하기 위해 상기 산화물층(4)위에 포토레지스트층(5)을 코팅하였다.
제2b도는 상기 제2a도의 공정후에 포토레지스트층(5)이“A”부분만을 사진현상 기술에 의해 제거하여 일정한 패턴을 형성하는 단계를 도시한다.
제2c도는 상기와 같이 사진현상에 의해 노출된 상기 에칭정지층 및 마스크층을 RIE 에칭기술을 이용하여 실리콘 웨이퍼(1) 표면까지 제거하여 마스크패턴을 형성하고, 잔여 포토레지스트층(5)을 제거한 상태를 도시한다.
제3a도는 상기 공정에 의해서 패턴을 따라 노출된 실리콘 웨이퍼(1) 표면을 RIE 에칭기술에 의해 폭“A”깊이“B”만큼을 제거하여 트렌치(9)을 형성하고, 그 위에 도프산화물(6)인 BSG등을 일정 두께로 침착처리하는 공정단계이다. 종래에는 제1a도에서 설명한 바와 같이, 트렌치 내부를 16000Å 정도로 완전매립하였으나, 본 발명에 의하면 제3a도처럼 도프산화물을 약 2000Å 정도로 박막으로 처리하여 완전 매립하지 않아도 된다. 따라서, BSG 또는 PSG등의 도프산화물(6)이 박막으로 처리되었으므로 원하는 부분까지 선택적 에칭처리가 훨씬 수월해진다.
제3b도 및 제3c도는 상기 공정후에 포토레지스트(7)를 상기 도프산화물(6)이 침착된 부분에 코팅한 상태에서, 원하는 영역인 트렌치(9)내의 깊이“C”부분까지 남기고 상기 포토레지스트(7)를 제거하는 상태를 도시한다. 여기서, 상기 포토레지스트(7)를 에치백하기 위하여, 본 발명에서는 3가지 방법의 실시예가 있다.
첫째) 웨트스테이션(WET STATION)을 이용한 방법
이 방법은 현상액(Developer)과 D.I.수(De-Ionized Water)를 일정한 비율로 혼합한 혼합용액에 실리콘 웨이퍼를 넣어 포토레지스트가 에칭되는 것을 이용한 것이다. 즉, 깊이 5㎛ 이상의 트렌치가 형성된 실리콘 웨이퍼에 동적이중코팅(Dynamic Double Coating) 방식으로 포토레지스트를 코팅하여 평탄화시키고, 일정한 온도 및 시간으로 BAKE를 실시한다. 그후 웨트싱크(WET SINK)에 현상액과 D.I.를 적절한 비율로 혼합한 혼합용액에 상기 웨이퍼를 넣고 상기 포토레지스트를 타케트에 맞춰서 에치한다. 이때에 포토레지스트의 에칭비율은 굽는 조건, 즉 SOFT BAKE 조건, HARD BAKE 조건과 현상액과 D.I.수의 배율등의 조건을 변화시킴으로서 조절할 수 있다. 또한, 웨트 싱크를 이용한 포토레지스트 에치백 공정은, 포토레지스트의 에칭 비율이 실리콘 웨이퍼 표면위와 트렌치 내부에서의 에칭비율과 서로 다르기 때문에, 웨이퍼에 침착된 막(예를들어 : 산화물, 폴리실리콘, 레지스트등)의 두께나 반사율을 광학적으로 측정하는 방법인 NANOSPEC 방식이나, 웨이퍼에 전자를 주사하여 백 스케터링(BACK SCATTERING)되는 2차 전자를 형광판에 나타냄으로써 상기 웨이퍼의 형상을 파악하는 방식인 SEM(SCANNING ELECTRON MICROSCOPE)를 사용하여, 각각의 에칭 비율을 산출한 후 시간에칭을 실시하여야 한다. 이 방법에 대하여 현상액대 D.I.수의 비율에 따른 포토레지스트 에칭비율을 일예로 살펴보면,
Figure kpo00002
즉, 본 발명을 다시 정리해 보면, 현상액과 D.I.수를 일정비율로 혼합한 혼합액을 사용하여 포토레지스트를 에치하는 방식으로, 먼저 샘플에치를 통하여 포토레지스트의 에칭속도를 구한 후 필요한 에칭두께를 계산하여 시간 에칭을 실시하는 방법이다. 이 방법에 의하면 생산성이 우수하며 현상액과 D.I.수의 혼합비율을 조절함으로서 에칭속도등을 조절할 수 있는 장점이 있는데, 즉, D.I.수의 양이 증가하면 에칭속도가 낮아지며, 상대적으로 현상액의 양이 증가하면 에칭속도가 빨라지게 되는 특징이 있다.
본 방법에서 주지할 것은 웨이퍼 평면에서의 에칭속도와 트렌치 홀에서의 에칭속도를 구하여 에칭시간을 계산하여야 한다.
둘째) 트랙(TRACK)을 이용한 방법
이 방법은 트랙에서의 현상액을 사용하여 포토레지스트를 필요한만큼 에치하는 방식으로 균일도가 우수하다. 웨트스테이션을 이용한 방법에 비해서 생산성은 약간 떨어지나 입자의 영향을 감소시킬 수 있으며 또한 공정이 간단하고 재현성이 양호한 장점이 있는 방식이다. 상세히 설명하면, 예를들어 깊이 5㎛이 트렌치가 형성된 실리콘 웨이퍼에 동적 2단계 코팅(DYNAMIC TWO-STEP COATING) 방식에 의해 KTI 820(27CS사)등의 포토레지스트를 채워 평탄화시킨 후, 일정온도와 시간에서 BAKE를 실시한다. 다음에, 트랙을 이용하여 NMD-2(현상액 농도 2.38%)등의 현상액을 가지고 푸들(PUDDLE) 방식으로 포토레지스트 에치백을 실시한다. 이때 포토레지스트의 에칭 비율을 산출하여 공정의 타케트에 맞도록 시간 에칭을 실시한다. 이때, 싱글 BAKE의 경우에는 1900Å/Sec로서, 에칭 비율은 싱글 BAKE의 경우보다 증가하였다. 포토레지스트 에치백 처리에서 균일도를 증가시키기 위해서, 배기조절 압력을‘0’으로 하였으며 푸들방식을 채택하였다. 웨이퍼의 내구성 및 웨이퍼간의 웨이퍼의 균일도는 매우 양호하였다.
참고로, 본 발명의 공정조건 일예를 나열해보면, 공정 조건
1. 주처리(Prime Process)
CONVECTION OVEN, HMDS, 150 SEC/72℃
2. 포토레지스트 코팅처리(P/R Coatin Process)
KTI 820(27CS), 2단계 디스펜스/동적방식, 1500rpm 배기압력 10mmH 20
3. BAKE처리
제 1 BAKE : 115℃/60Sec
제 2 BAKE : 120℃/3Sec
4. 에치백처리
NHD-3(현상액 2.38%), 푸들방식, 배기압력 ømmH 20
이 공정조건에서는 제 1 BAKE의 경우 100Sec 정도, 제 2 BAKE까지 한 경우에는 50Sec 정도가 소요된다. 한편, 처리범위(PROCESS LATTIDUE)를 늘리기 위해서는 에칭속도를 느리게 하는 것이 유리한데, 이를 위해 제 1 BAKE 100℃/6Sec, 제 2 BAKE 80℃/50Sec, 그리고 에칭용액으로 KTI 934(현상액 50%)를 사용한 경우, 에칭시간이 420Sec 정도 소요된다. 따라서, 트랙을 이용한 방법에 의하면, 현상액의 종류 및 BAKE의 온도를 조절해주므로서, 에칭속도를 조절할 수 있는 방식이다.
셋째) O2플라즈마를 이용한 방법
이 방법은 깊이 5㎛의 트렌치를 형성하고 이중코팅방식으로 포토레지스트를 상기 트렌치에 평탄하게 도프한 후 드라이 에쳐(TRY ETCHER)를 이용하여 포토레지스트를 에치백하는 방식이다. 이의 구체적인 에칭방법은 O2가스를 이용한 방법과 불소계 가스+O2가스(CHF3+O2, CF4+O2)를 사용한 방법등 2가지를 사용할 수가 있다. 포토레지스트의 에칭 비율은 O2가스량, 전압, 압력등을 변화시킴으로서 조절할 수 있다. 이때 에칭조건이 적절하지 못한 경우에는 포토레지스트의 에칭균일도가 매우 저하되고, 포토레지스트의 형상이 매끄럽지 못하게 되므로 이점을 주의하여야 한다. 높은 전압과 낮은 압력 조건으로 에칭을 실시할 때 포토레지스트의 에칭균일도 제어가 용이하고 깨끗한 에칭형상을 얻을 수 있다. 포토레지스트의 에치백 공정은 실리콘 웨이퍼 표면위와 트렌치 내부에서 에칭비율이 다르기 때문에, SEM 장비를 사용하여 트렌치 내부에서 포토레지스트의 에칭 비율을 구하고, 엔드포인트 디텍트 시스템(ENDPOINT DETECT SYSTEM)을 사용하여 실리콘 웨이퍼 표면에서 엔드포인트를 감지하고 시간계산을 한 다음 오버에칭을 한다.
본 발명을 실시하기 위하여, 일예로서 산출해본 에칭 비율은 아래와 같다.
Figure kpo00003
이상과 같은 본 발명에 사용된 포토레지스트 에치백 방법에 의하면, 트렌치(9)내의 필요치 않은 부분까지 선택적으로 포토레지스트를 제거할 수 있는데, 제3도의 공정에 이어 제4a도에서는 도프산화물(6)인 BSG 또는 PSG등에 침착된 층을 RIE 에칭기술에 의해 포토레지스트(7)가 잔류하는 부분(즉“C”부분)까지 제거시킴과 동시에 산화물층(4)이 제거된다. 제4b도에서는 본 발명에 사용된 웨트스테이숀, O2플라즈마 가스 또는 트랙을 이용한 방법등을 이용하여 상기 잔여 포토레지스트(7)를 완전히 제거하고, 상기 침착물(6)을 고열로 처리하여 실리콘 웨이퍼(1) 내부로 주입시켜 도핑영역(8)을 형성시키고 상기 침착물질(6)을 제거한다. 따라서, 본 발명에 의하면, 원하는 부분에만 선택적으로 도핑영역이 형성되는 반도체 소자의 트렌치 캐패시터 형성기술이 제공될 수 있다.
이상과 같이, 본 발명에 의하면, 트렌치내의 필요치 않는 부분의 도프산화물을 선택적으로 정확히 에치하여 선택적으로 도핑영역을 형성할 수 있고, 에칭공정시간이 단축되며, 특히 포토레지스트를 사용함으로써 실리콘 웨이퍼 표면이나 트렌치 내부가 에칭시 충격으로 손상되는 것을 막을 수 있으며 균일도가 크게 개선되는 장점이 있다.

Claims (6)

  1. 메가 D RAM급 반도체 고집적 소자에서, 상기 실리콘 웨이퍼상에 마스크층으로써 산화물, 질화물 및 산화물층을 순차로 형성하고, 그 위에 포토레지스트층을 코팅하고 일정부분 제거하여 마스크패턴을 형성하는 공정과, 상기 포토레지스트층의 패턴을 따라 노출된 마스크층을 제거하여 마스크 패턴을 형성하고, 상기 포토레지스트층을 완전히 제거한 다음, 상기 마스크패턴을 따라 실리콘 웨이퍼상에 트렌치를 형성하는 공정과, 상기 트렌치 내,외부상에 얇은 두께의 도프산화물을 침착하고, 그 상부에 포토레지스트를 채워 평탄화하는 공정과, 상기 평탄화된 포토레지스트를 BAKE하고 트렌치내의 포토레지스트를 선택적으로 에치백하는 공정과, 상기 침착된 도프산화물을 상기 포토레지스트의 잔류부분까지 에치하는 공정과, 상기 잔여 포토레지스트를 완전히 제거하고, 상기 트렌치 내부의 도프산화물을 열처리하여 트렌치내에 선택적 도핑영역을 형성하는 공정으로 이루어지는 트렌치 캐패시터 형성방법에 있어서, 상기 포토레지스트를 선택적으로 에치백하는 공정은, 상기 포토레지스트 현상액과 D.I.수가 소정의 비율로 혼합된 혼합액에 상기 포토레지스트를 담근후 상기 포토레지스트를 타켓트에 맞춰 선택적으로 에치백하는 웨트스테이션을 이용하는 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 웨트스테이션을 이용하여 포토레지스트를 선택적으로 에치백하는 공정은, 샘플에치를 통하여 상기 트렌치 내,외부의 포토레지스트의 에칭속도를 구한후, 필요한 에칭두께를 계산하여 시간 에치를 실시하는 방법인 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 포토레지스트를 선택적으로 에치백하는 공정은, 상기 포토레지스트가 평탄화되어 BAKE된 상태의 실리콘 웨이퍼 상부에 트랙을 이용하여 공지의 현상액을 놓고 현상한 후, 상기 포토레지스트를 타켓트에 맞춰 선택적으로 에치백하는 트랙을 이용한 방법을 포함하는 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
  4. 제3항에 있어서, 상기 트랙을 이용한 방법에 의한 포토레지스트의 에치백 공정은, 현상액과 BAKE의 온도에 따라 에칭속도를 조절하여 시간 에치를 실시하는 방법인 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 포토레지스트를 선택적으로 에치백하는 공정은, 상기 포토레지스트가 평탄화되어 BAKE된 상태의 실리콘 웨이퍼를 드라이 에쳐를 이용하여 O2플라즈마 가스에 노출시키고, 그의 가스량, 전압, 압력 등을 조절하여 상기 포토레지스트를 선택적으로 에치백하는 O2플라즈마 가스를 이용하는 방법을 포함하는 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
  6. 제5항에 있어서, 상기 O2플라즈마 가스를 이용한 방법에 의한 포토레지스트의 에치백 공정은, 공지의 SEM 장비를 이용하여 트렌치 내부에서의 포토레지스트의 에치 비율을 구하고, 공지의 엔드포인트 디텍트 시스템 장비를 이용하여 실리콘 웨이퍼 표면에서의 엔드포인트를 감지하여, 시간계산에 따라 오버에치를 실시하는 방법인 것을 특징으로 하는 포토레지스트 에치백 기술을 이용한 트렌치 캐패시터 형성방법.
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