JPH06163453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06163453A JPH06163453A JP31469092A JP31469092A JPH06163453A JP H06163453 A JPH06163453 A JP H06163453A JP 31469092 A JP31469092 A JP 31469092A JP 31469092 A JP31469092 A JP 31469092A JP H06163453 A JPH06163453 A JP H06163453A
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- Japan
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- film
- semiconductor substrate
- forming
- contact hole
- substrate
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Abstract
(57)【要約】
【目的】 半導体装置におけるコンタクトホールの開口
形状をテーパー化させ、スパッタリング法による配線形
成時の断線を防止する。 【構成】 半導体基板または基板上に形成された導電膜
18の上に酸化膜19を形成し、この酸化膜19に半導体基板
または基板上の導電膜18に到達する開口を形成して、さ
らにＳＯＧ膜20を埋め込み、その表面をテーパー形状に
形成した後で、露光・エッチング等でパターニングする
ことによりテーパーを有するコンタクトホール10を形成
し、最後にスパッタリング法により導電膜を形成する。
形状をテーパー化させ、スパッタリング法による配線形
成時の断線を防止する。 【構成】 半導体基板または基板上に形成された導電膜
18の上に酸化膜19を形成し、この酸化膜19に半導体基板
または基板上の導電膜18に到達する開口を形成して、さ
らにＳＯＧ膜20を埋め込み、その表面をテーパー形状に
形成した後で、露光・エッチング等でパターニングする
ことによりテーパーを有するコンタクトホール10を形成
し、最後にスパッタリング法により導電膜を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、例えばＤＲＡＭ（Dy
namic Random Access Memory）等の半導体装置の製造方
法に関し、特に、アスペクト比の大きいコンタクトホー
ルにテーパーを形成することにより、配線材料の断線を
防止することを目的とする。
namic Random Access Memory）等の半導体装置の製造方
法に関し、特に、アスペクト比の大きいコンタクトホー
ルにテーパーを形成することにより、配線材料の断線を
防止することを目的とする。
【０００２】
【従来の技術】近年、半導体デバイスの高密度化・高集
積化に伴い、電極配線と半導体基板上の不純物拡散層ま
たは電極配線間を接続用するための貫通孔（ビアホー
ル）における横方向の縮小化が進み、孔の径に対する孔
の深さ、すなわちアスペクト比が高くなる傾向にある。
図７は従来のＤＲＡＭの構成を示す断面図である。図に
おいて、１は半導体基板であるシリコン単結晶基板、２
ａ，２ｂはイオン注入法等により基板１上に部分的に形
成された不純物拡散層、３は熱酸化等により基板１上に
形成されたゲート酸化膜、４はポリシリコン等からなる
ゲート電極であり、不純物拡散層２ａ，２ｂ、ゲート酸
化膜３と共に１つのトランジスタ素子を構成している。
積化に伴い、電極配線と半導体基板上の不純物拡散層ま
たは電極配線間を接続用するための貫通孔（ビアホー
ル）における横方向の縮小化が進み、孔の径に対する孔
の深さ、すなわちアスペクト比が高くなる傾向にある。
図７は従来のＤＲＡＭの構成を示す断面図である。図に
おいて、１は半導体基板であるシリコン単結晶基板、２
ａ，２ｂはイオン注入法等により基板１上に部分的に形
成された不純物拡散層、３は熱酸化等により基板１上に
形成されたゲート酸化膜、４はポリシリコン等からなる
ゲート電極であり、不純物拡散層２ａ，２ｂ、ゲート酸
化膜３と共に１つのトランジスタ素子を構成している。
【０００３】５は、ポリシリコン等からなるストレージ
ノード、６はストレージノード５上に薄く形成されたシ
リコン酸化膜またはシリコン窒化膜からなるキャパシタ
絶縁膜、７はキャパシタ絶縁膜６上に形成されたポリシ
リコン等からなるセルプレートであり、ストレージノー
ド５、キャパシタ絶縁膜６と共にスタックトキャパシタ
15を構成している。８は、トランジスタ14、スタックト
キャパシタ15を覆うように形成された例えばＢＰＳＧ絶
縁膜等からなる第１の層間絶縁膜、９は第１の層間絶縁
膜８上と、コンタクトホール10の内部に例えばスパッタ
リングにより形成されたアルミニウムまたはアルミニウ
ム合金等からなる第１の電極配線であり、半導体基板１
内の不純物拡散層２ａと電気的に接続されている。
ノード、６はストレージノード５上に薄く形成されたシ
リコン酸化膜またはシリコン窒化膜からなるキャパシタ
絶縁膜、７はキャパシタ絶縁膜６上に形成されたポリシ
リコン等からなるセルプレートであり、ストレージノー
ド５、キャパシタ絶縁膜６と共にスタックトキャパシタ
15を構成している。８は、トランジスタ14、スタックト
キャパシタ15を覆うように形成された例えばＢＰＳＧ絶
縁膜等からなる第１の層間絶縁膜、９は第１の層間絶縁
膜８上と、コンタクトホール10の内部に例えばスパッタ
リングにより形成されたアルミニウムまたはアルミニウ
ム合金等からなる第１の電極配線であり、半導体基板１
内の不純物拡散層２ａと電気的に接続されている。
【０００４】11は、第１の電極配線９上に形成される第
２の層間絶縁膜、12は第２の層間絶縁膜11上に形成され
る第２の電極配線、13は半導体素子を水分等から保護す
るために、半導体装置表面に形成されたシリコン酸化膜
やシリコン窒化膜等からなるパッシベーション膜であ
る。このような従来のＤＲＡＭにおいては、チップ面積
を小さくするために、図７のように横方向に縮小化され
た断面形状に形成されており、このためコンタクトホー
ル10のアスペクト比が大きくならざるを得ないものとな
っていた。
２の層間絶縁膜、12は第２の層間絶縁膜11上に形成され
る第２の電極配線、13は半導体素子を水分等から保護す
るために、半導体装置表面に形成されたシリコン酸化膜
やシリコン窒化膜等からなるパッシベーション膜であ
る。このような従来のＤＲＡＭにおいては、チップ面積
を小さくするために、図７のように横方向に縮小化され
た断面形状に形成されており、このためコンタクトホー
ル10のアスペクト比が大きくならざるを得ないものとな
っていた。
【０００５】次に、このようにアスペクト比の大きいコ
ンタクトホール10に対して、スパッタリングにより第１
の電極配線９を形成する方法を簡単に説明する。まず真
空チャンバ内に基板を配置して、数mTorr のアルゴン等
の不活性ガスを導入する。アルミ合金等で形成されてい
るターゲットに、電圧を印加することによりアルゴンガ
スはプラズマ状態となり、プラズマ中のアルゴンイオン
はアルミのターゲットに衝突し、これによりアルミ原子
がターゲットからたたき出される。このアルミ原子を基
板に堆積させることにより、第１の電極配線９が形成さ
れる。
ンタクトホール10に対して、スパッタリングにより第１
の電極配線９を形成する方法を簡単に説明する。まず真
空チャンバ内に基板を配置して、数mTorr のアルゴン等
の不活性ガスを導入する。アルミ合金等で形成されてい
るターゲットに、電圧を印加することによりアルゴンガ
スはプラズマ状態となり、プラズマ中のアルゴンイオン
はアルミのターゲットに衝突し、これによりアルミ原子
がターゲットからたたき出される。このアルミ原子を基
板に堆積させることにより、第１の電極配線９が形成さ
れる。
【０００６】ところで、スパッタリングによりたたき出
されたアルミ原子16は、図８に示すように基板１上のコ
ンタクトホール10に対して任意の方向から飛んでくるも
のであり、アスペクト比の大きいコンタクトホール10に
第１の電極配線９を形成する場合、コンタクトホール10
の入口付近に殆んどのアルミ原子16が付着することにな
り、コンタクトホール10の側壁部あるいは底部に付着さ
せることができず、その結果第１の電極配線９と不純物
拡散層２ａの接続が十分に行なえないという問題点があ
った。
されたアルミ原子16は、図８に示すように基板１上のコ
ンタクトホール10に対して任意の方向から飛んでくるも
のであり、アスペクト比の大きいコンタクトホール10に
第１の電極配線９を形成する場合、コンタクトホール10
の入口付近に殆んどのアルミ原子16が付着することにな
り、コンタクトホール10の側壁部あるいは底部に付着さ
せることができず、その結果第１の電極配線９と不純物
拡散層２ａの接続が十分に行なえないという問題点があ
った。
【０００７】
【発明が解決しようとする課題】従来の電極配線は、以
上のようにスパッタリングで形成されているので、アス
ペクト比の大きいコンタクトホールに対してカバレッジ
良く膜を形成することが困難であり、特に微細構造を必
要とする半導体装置では、断線を生ずる等の問題があっ
た。
上のようにスパッタリングで形成されているので、アス
ペクト比の大きいコンタクトホールに対してカバレッジ
良く膜を形成することが困難であり、特に微細構造を必
要とする半導体装置では、断線を生ずる等の問題があっ
た。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、アスペクト比の大きいコンタ
クトホールに対しても、電極配線膜を十分にカバレッジ
良く形成することができると共に、半導体装置の信頼性
を向上させることを目的とする。
るためになされたもので、アスペクト比の大きいコンタ
クトホールに対しても、電極配線膜を十分にカバレッジ
良く形成することができると共に、半導体装置の信頼性
を向上させることを目的とする。
【０００９】
【課題を解決するための手段】この発明による半導体装
置の製造方法では、半導体基板または半導体基板上の導
電膜の上に絶縁膜を形成した後、その基板または導電膜
に到達する開口を形成し、その上にさらに流動性絶縁材
料を回転塗布して、表面を曲線状態に形成する。その
後、リソグラフィー・異方性エッチング等によるパター
ニングによりテーパーを有するコンタクトホールを形成
し、さらにスパッタリングにより第１の電極配線を形成
するものである。さらに、半導体基板または半導体基板
上の導電膜に、異方性のハーフエッチングとプラズマ重
合膜形成を繰り返すことにより、テーパーを有するコン
タクトホールを形成し、その後にスパッタリングにより
第１の電極配線を形成するものである。またさらに、半
導体基板または半導体基板上の導電膜の上に絶縁膜を形
成し、その絶縁膜に基板または導電膜に到達する開口を
形成し、それをウェットエッチングすることによりテー
パー形状を有する所定のコンタクトホールを形成し、そ
の後にスパッタリングにより第１の電極配線を形成する
ものである。
置の製造方法では、半導体基板または半導体基板上の導
電膜の上に絶縁膜を形成した後、その基板または導電膜
に到達する開口を形成し、その上にさらに流動性絶縁材
料を回転塗布して、表面を曲線状態に形成する。その
後、リソグラフィー・異方性エッチング等によるパター
ニングによりテーパーを有するコンタクトホールを形成
し、さらにスパッタリングにより第１の電極配線を形成
するものである。さらに、半導体基板または半導体基板
上の導電膜に、異方性のハーフエッチングとプラズマ重
合膜形成を繰り返すことにより、テーパーを有するコン
タクトホールを形成し、その後にスパッタリングにより
第１の電極配線を形成するものである。またさらに、半
導体基板または半導体基板上の導電膜の上に絶縁膜を形
成し、その絶縁膜に基板または導電膜に到達する開口を
形成し、それをウェットエッチングすることによりテー
パー形状を有する所定のコンタクトホールを形成し、そ
の後にスパッタリングにより第１の電極配線を形成する
ものである。
【００１０】
【作用】この発明におけるコンタクトホールの形成方法
では、アスペクト比の大きいコンタクトホールの表面を
テーパー化させる事ができるため、スパッタリングによ
り配線を形成する時に、配線材料をコンタクトホール底
部にまで到達させる事ができる。
では、アスペクト比の大きいコンタクトホールの表面を
テーパー化させる事ができるため、スパッタリングによ
り配線を形成する時に、配線材料をコンタクトホール底
部にまで到達させる事ができる。
【００１１】
実施例１．以下、この発明を実施例である図について説
明する。図１，図２は、この発明に基づく一実施例の製
造プロセスを示す断面図である。まず、図１(a) に示す
ように半導体基板または半導体基板上に形成された導電
膜18上に化学気相成長法等により第１の絶縁膜となる酸
化膜19を形成し、次いで図１(b) に示すように、所定の
寸法のコンタクト孔をリソグラフィーにより開口する。
次に開口されたコンタクトホールを埋め込む様に、例え
ばＳＯＧ（Spin On Glass ）等の流動性絶縁材料を回転
塗布して、第２の絶縁膜となるＳＯＧ膜20を形成しその
後ベーキングを行なう。これによりＳＯＧ膜20は、図１
(c) に示すように表面が段差に沿ってテーパー形状に形
成される。
明する。図１，図２は、この発明に基づく一実施例の製
造プロセスを示す断面図である。まず、図１(a) に示す
ように半導体基板または半導体基板上に形成された導電
膜18上に化学気相成長法等により第１の絶縁膜となる酸
化膜19を形成し、次いで図１(b) に示すように、所定の
寸法のコンタクト孔をリソグラフィーにより開口する。
次に開口されたコンタクトホールを埋め込む様に、例え
ばＳＯＧ（Spin On Glass ）等の流動性絶縁材料を回転
塗布して、第２の絶縁膜となるＳＯＧ膜20を形成しその
後ベーキングを行なう。これによりＳＯＧ膜20は、図１
(c) に示すように表面が段差に沿ってテーパー形状に形
成される。
【００１２】次にＳＯＧ膜20の上にフォトレジストを塗
布して、リソグラフィーにより図１(d) に示すような所
定寸法の開口を有するレジスト膜21を形成する。そし
て、次に図２(a) に示すように、反応性イオンエッチン
グによりＣＦ4 +等のガスでＳＯＧ膜20の異方性エッチ
ングを行ない、図２(b) に示すように半導体基板または
基板上に形成された導電膜18に至るコンタクトホール10
を形成する。最後にフォトレジスト膜21を除去すること
により、開口部にテーパーを有するコンタクトホール10
が形成され、その後スパッタリング処理を行なうことに
なる。このとき、テーパーの存在により、アルミの原子
16がコンタクトホール10の底部まで到達し易くなり、断
線の恐れが少なくなる。
布して、リソグラフィーにより図１(d) に示すような所
定寸法の開口を有するレジスト膜21を形成する。そし
て、次に図２(a) に示すように、反応性イオンエッチン
グによりＣＦ4 +等のガスでＳＯＧ膜20の異方性エッチ
ングを行ない、図２(b) に示すように半導体基板または
基板上に形成された導電膜18に至るコンタクトホール10
を形成する。最後にフォトレジスト膜21を除去すること
により、開口部にテーパーを有するコンタクトホール10
が形成され、その後スパッタリング処理を行なうことに
なる。このとき、テーパーの存在により、アルミの原子
16がコンタクトホール10の底部まで到達し易くなり、断
線の恐れが少なくなる。
【００１３】実施例２．上記の実施例１ではＳＯＧ膜20
を形成した後、リソグラフィーにより開口部にテーパー
を有するコンタクトホールを形成したが、図３(a) に示
すようにＳＯＧ膜20を形成した後、反応性イオンエッチ
ングによりＣＦ4 + 等のガスで全面エッチバックを行な
うことにより、図３(b) に示すように開口部にテーパー
を有するコンタクトホール10を形成してもよい。
を形成した後、リソグラフィーにより開口部にテーパー
を有するコンタクトホールを形成したが、図３(a) に示
すようにＳＯＧ膜20を形成した後、反応性イオンエッチ
ングによりＣＦ4 + 等のガスで全面エッチバックを行な
うことにより、図３(b) に示すように開口部にテーパー
を有するコンタクトホール10を形成してもよい。
【００１４】実施例３．図４，図５は、この発明に基づ
く他の実施例の製造プロセスを示す断面図である。ま
ず、図４(a) に示すように、半導体基板または半導体基
板上に形成された導電膜18上にフォトレジスト膜21を形
成する。次に、図３(b) に示すように写真製版を行なっ
た後、フォトレジスト膜21をマスクとして半導体基板ま
たは半導体基板上の導電膜18を反応性イオンエッチング
で異方性ハーフエッチングを行なう（図３(c) ）。次
に、図３(d) に示すように、プラズマ重合でプラズマ重
合膜（ポリマー膜）22を形成した後、Ｏ2 プラズマ等で
全面エッチバックを行なうことにより図５(a) に示すよ
うにレジストマスクへの枠付けを行なう。
く他の実施例の製造プロセスを示す断面図である。ま
ず、図４(a) に示すように、半導体基板または半導体基
板上に形成された導電膜18上にフォトレジスト膜21を形
成する。次に、図３(b) に示すように写真製版を行なっ
た後、フォトレジスト膜21をマスクとして半導体基板ま
たは半導体基板上の導電膜18を反応性イオンエッチング
で異方性ハーフエッチングを行なう（図３(c) ）。次
に、図３(d) に示すように、プラズマ重合でプラズマ重
合膜（ポリマー膜）22を形成した後、Ｏ2 プラズマ等で
全面エッチバックを行なうことにより図５(a) に示すよ
うにレジストマスクへの枠付けを行なう。
【００１５】次に、図５(b) に示すように、フォトレジ
スト膜21とプラズマ重合膜22をマスクにして、反応性イ
オンエッチングにより半導体基板または半導体基板上の
導電膜18に異方性のハーフエッチングを行なう。このよ
うに、プラズマ重合膜22形成と異方性ハーフエッチング
を繰り返し行なうことにより、所定の寸法のコンタクト
ホール10を形成する。最後に、図５(c) に示すように、
フォトレジスト膜21とプラズマ重合膜22を除去すること
により、段差を有するコンタクトホール10が得られる。
このような段差を有するコンタクトホール10において
も、スパッタリング時にアルミ原子が底部に到達し易い
ものとすることができる。
スト膜21とプラズマ重合膜22をマスクにして、反応性イ
オンエッチングにより半導体基板または半導体基板上の
導電膜18に異方性のハーフエッチングを行なう。このよ
うに、プラズマ重合膜22形成と異方性ハーフエッチング
を繰り返し行なうことにより、所定の寸法のコンタクト
ホール10を形成する。最後に、図５(c) に示すように、
フォトレジスト膜21とプラズマ重合膜22を除去すること
により、段差を有するコンタクトホール10が得られる。
このような段差を有するコンタクトホール10において
も、スパッタリング時にアルミ原子が底部に到達し易い
ものとすることができる。
【００１６】実施例４．図６は、この発明に基づく他の
実施例の製造プロセスを示す断面図である。まず、図６
(a) に示すように半導体基板または半導体基板上の導電
膜18の上に化学気相成長法等により酸化膜19を形成し、
次いで図６(b) に示すようにフォトレジスト膜21を形成
する。次に図６(c) に示すように所定の開口寸法の約６
割程度の大きさの開口をリソグラフィーにより形成す
る。次に、図６(d) に示すように、フォトレジスト膜21
をマスクに反応性イオンエッチング等の異方性エッチン
グを行ない、つづいてフォトレジスト膜21を除去するこ
とにより図６(d) の様に基板18に至るコンタクトホール
10が形成される。最後に図６(e) に示すように、ＨＦ等
でウェットエッチングを行なうことにより、上部より横
方向への等方性エッチングが進み、テーパー形状を有す
る所定寸法のコンタクトホール10が形成される。
実施例の製造プロセスを示す断面図である。まず、図６
(a) に示すように半導体基板または半導体基板上の導電
膜18の上に化学気相成長法等により酸化膜19を形成し、
次いで図６(b) に示すようにフォトレジスト膜21を形成
する。次に図６(c) に示すように所定の開口寸法の約６
割程度の大きさの開口をリソグラフィーにより形成す
る。次に、図６(d) に示すように、フォトレジスト膜21
をマスクに反応性イオンエッチング等の異方性エッチン
グを行ない、つづいてフォトレジスト膜21を除去するこ
とにより図６(d) の様に基板18に至るコンタクトホール
10が形成される。最後に図６(e) に示すように、ＨＦ等
でウェットエッチングを行なうことにより、上部より横
方向への等方性エッチングが進み、テーパー形状を有す
る所定寸法のコンタクトホール10が形成される。
【００１７】
【発明の効果】以上のように、この発明によれば、コン
タクトホールを形成する際に、開口上部にテーパーまた
は段差を形成したので、スパッタリング法によるアルミ
膜等の配線形成時に、配線材料をコンタクトホール底部
まで到達させることができ、断線を防止すると共に配線
の信頼性を高くすることができる。
タクトホールを形成する際に、開口上部にテーパーまた
は段差を形成したので、スパッタリング法によるアルミ
膜等の配線形成時に、配線材料をコンタクトホール底部
まで到達させることができ、断線を防止すると共に配線
の信頼性を高くすることができる。
【図１】本発明の一実施例を示す半導体製造プロセスの
側断面図である。
側断面図である。
【図２】本発明の一実施例を示す半導体製造プロセスの
側断面図である。
側断面図である。
【図３】本発明の他の実施例を示す半導体製造プロセス
の側断面図である。
の側断面図である。
【図４】本発明の第３の実施例を示す半導体製造プロセ
スの側断面図である。
スの側断面図である。
【図５】本発明の第３の実施例を示す半導体製造プロセ
スの側断面図である。
スの側断面図である。
【図６】本発明の第４の実施例を示す半導体製造プロセ
スの側断面図である。
スの側断面図である。
【図７】従来のＤＲＡＭの一例を示す側断面図である。
【図８】従来のスパッタリング処理時の状態を示す側断
面図である。
面図である。
18 半導体基板または半導体基板上に形成された導電膜 19 第１の絶縁膜 20 第２の絶縁膜 21 フォトレジスト膜 22 プラズマ重合膜
Claims (3)
- 【請求項１】 半導体基板または半導体基板上に形成さ
れた導電膜の上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜に前記半導体基板または基板上の導電
膜に到達する開口を形成する工程と、 前記半導体基板または基板上の導電膜および第１の絶縁
膜上に流動性絶縁材料を回転塗布し、第２の絶縁膜を形
成する工程と、 前記第２の絶縁膜に写真製版または全面エッチバックに
より表面がテーパー形状を有するコンタクトホールを形
成する工程と、 前記コンタクトホール表面にスパッタリングにより電極
配線を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項２】 半導体基板または半導体基板上に形成さ
れた導電膜の上にフォトレジスト膜を形成する工程と、 前記フォトレジスト膜を異方性エッチングすることによ
り、前記半導体基板または基板上の導電膜に到達する開
口を形成する工程と、 前記フォトレジスト膜をマスクに前記半導体基板または
基板上の導電膜を異方性エッチングする工程と、 パターン全面にプラズマ重合膜を形成する工程と、 前記プラズマ重合膜を全面エッチバックすることによ
り、フォトレジスト側壁膜を形成する工程と、 前記フォトレジスト膜及びフォトレジスト側壁膜をマス
クとして異方性エッチングを行なう工程と、 前記フォトレジスト膜及びフォトレジスト側壁膜を除去
し、表面が階段形状を有するコンタクトホールを形成す
る工程と、 前記コンタクトホール表面にスパッタリングにより電極
配線を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項３】 半導体基板または半導体基板上に形成さ
れた導電膜の上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜に前記半導体基板または基板上の導電
膜に到達する開口を形成する工程と、 パターン全面を等方性エッチングすることにより、テー
パー形状を有するコンタクトホールを形成する工程と、 前記コンタクトホール表面にスパッタリングにより電極
配線を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31469092A JPH06163453A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31469092A JPH06163453A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163453A true JPH06163453A (ja) | 1994-06-10 |
Family
ID=18056381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31469092A Pending JPH06163453A (ja) | 1992-11-25 | 1992-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163453A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109726A (ja) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置 |
| US7372200B2 (en) * | 2001-07-03 | 2008-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment |
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
| US8198162B2 (en) | 2008-01-10 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1992
- 1992-11-25 JP JP31469092A patent/JPH06163453A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134568A (ja) * | 1995-11-27 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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| JP2007109726A (ja) * | 2005-10-11 | 2007-04-26 | Oki Electric Ind Co Ltd | 傾斜面の形成方法、配線構造体及びその形成方法、段差構造の被覆層、並びに、半導体装置 |
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
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