KR20000043821A - 반도체 메모리 장치의 제조 방법 - Google Patents

반도체 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 셀 커패시터(cell capacitor) 형성 후 증착되는 층간절연막(interlayer dielectric layer)의 프로파일(profile)을 완만하게 하는 반도체 메모리 장치(memory device)의 제조 방법에 관한 것으로, 스토리지 전극(storage electrode)을 형성하기 위한 오프닝(opening)을 포함하여 층간절연막 상에 스토리지 전극막이 증착 된다. 스토리지 전극막이 평탄화 식각(planarization etch) 공정으로 식각 되어 서로 분리된 스토리지 전극이 형성된다. 셀 어레이 영역의 인접한 스토리지 전극 사이의 층간절연막이 제거되는 동안 로딩 효과(loading effect)로 인해 셀 어레이 영역 이외의 영역에 층간절연막의 일부가 남게 된다. 스토리지 전극을 포함하여 반도체 기판 전면에 커패시터 유전막 및 플레이트 전극막이 차례로 증착 된다. 플레이트 전극막이 패터닝되어 플레이트 전극(plate electrode)이 형성된다. 플레이트 전극막 패터닝시 커패시터 유전막 및 남아 있는 층간절연막이 식각 되도록 한다. 플레이트 전극을 포함하여 반도체 기판 전면에 다른 층간절연막이 증착 된다. 이때, 층간절연막의 프로파일은 종래보다 완만하게 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 로딩 효과를 이용하여 셀 어레이 영역과 주변회로 영역의 경계 영역의 경사각(θ2)을 종래 보다 감소시킬 수 있고, 따라서 층간절연막의 프로파일을 개선할 수 있으며, 후속 금속 배선 형성시 급격한 경사에 의해 금속 배선이 단선 되거나 단락되는 것을 방지할 수 있다.

Description

반도체 메모리 장치의 제조 방법(METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 셀 어레이 영역과 주변회로 영역의 단차를 최소화하는 반도체 메모리 장치의 제조 방법에 관한 것이다.
소자가 점점 고집적화 됨에 따라, DRAM에서 커패시터(capacitor)가 차지하는 면적이 점점 줄어들고 있다.
256MDRAM 이상의 고집적 소자에 있어서, 적절한 리프레시(refresh) 값을 확보하기 위해서는 25fF/cell 정도의 커패시턴스(capacitance)를 가져야 하는데, 이를 확보하기 위해서 커패시터는 1 ㎛ 정도로 높게 형성되어야 한다.
그러나, 이처럼 높게 형성된 커패시터는 후속 공정에 좋지 못한 영향을 주게 된다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 제조 방법을 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 메모리 장치의 제조 방법은 먼저, 셀 어레이 영역(a)과 주변회로 영역(b)을 갖는 반도체 기판(10) 상에 트랜지스터(transistor)(도면에 미도시)가 형성된다. 상기 트랜지스터를 포함하여 반도체 기판(10) 전면에 층간절연막(12)이 증착 된다.
상기 층간절연막(12)이 부분적으로 식각 되어 스토리지 콘택홀(storage contact hole)(14)이 형성된다. 상기 스토리지 콘택홀(14)을 통해 반도체 기판(10)과 전기적으로 접속되는 스토리지 전극(storage electrode)(16)이 형성된다. 상기 스토리지 전극(16)은 예를 들어, 폴리실리콘막을 증착 및 패터닝(patterning)하여 형성된다.
도 1b에 있어서, 상기 스토리지 전극(16)을 포함하여 층간절연막(12) 상에 커패시터 유전막(18) 및 플레이트 전극(plate electrode)(20)이 차례로 형성되면 셀 커패시터(cell capacitor)(22)가 형성된다. 상기 커패시터 유전막(18)은 ONO 또는 Ta2O5 등의 물질로 형성되고, 상기 플레이트 전극(20)은 폴리실리콘막으로 형성된다.
상기 셀 커패시터(22)를 포함하여 상기 층간절연막(12) 상에 다른 층간절연막(24)이 증착 된다.
이때, 상기 셀 커패시터(22)에 의해 셀 어레이 영역(a)과 주변회로 영역(b)간에 단차가 발생되는데, 후속 금속 배선을 형성하기 위해서는 상기 단차를 줄여야 한다.
상기 단차를 줄이기 위해, 상기 층간절연막(24)을 두껍게 증착 하고 포토레지스트막(photoresist layer) 또는 SOG(spin on glass)와 같은 유동적인(flowable) 물질막을 증착 하여 이 물질막과 상기 층간절연막(24)을 함께 에치 백(etch back) 하는 방법이 많이 사용되고 있다.
그러나, 상기 에치 백 공정 후, 상기 층간절연막(24)의 프로파일(profile)은 도 1c에 도시된 바와 같이, 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 영역에서 급격한 경사를 갖게 된다. 상기 셀 커패시터(22)의 높이가 약 1㎛ 인 경우 경사각(θ1)은 45。 이상이 된다.
이에 따라, 후속 금속 배선 형성시 상기 급격한 경사에 의해 배선이 단선(open)되거나 단락(short)되는 문제점이 발생될 수 있으며, 이는 셀 커패시터의 높이를 증가시킬 수 없게 하는 하나의 요인으로 작용한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀 커패시터 형성 후 증착되는 층간절연막의 프로파일을 완만하게 함으로써, 후속 금속 배선 형성시 배선이 단선 되거나 단락되는 것을 방지할 수 있는 반도체 메모리 장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 메모리 장치의 제조 방법을 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 24, 102, 110, 122 : 층간절연막
14, 104 : 스토리지 콘택홀 16, 114a : 스토리지 전극
18, 116 : 커패시터 유전막 20, 118a : 플레이트 전극
22, 120 : 셀 커패시터 106 : 콘택 플러그
108 : 실리콘 질화막 112 : 오프닝
114 : 스토리지 전극막 θ1, θ2: 경사각
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역(a)과 주변회로 영역(b)을 갖는 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제 1 절연층(102)을 뚫고 상기 셀 어레이 영역(a)의 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 플러그(contact plug)(106)를 갖는 반도체 메모리 장치의 제조 방법에 있어서, 상기 콘택 플러그(106)를 포함하여 제 1 절연층(102) 상에 적어도 형성하고자 하는 스토리지 전극의 높이만큼의 두께로 제 2 절연층(110)을 증착 하는 단계; 상기 콘택 플러그(106)의 상부가 노출되도록 상기 제 2 절연층(110)을 부분적으로 식각 하여 스토리지 전극을 형성하기 위한 오프닝(opening)(112)을 형성하는 단계; 상기 오프닝(112)을 포함하여 제 2 절연층(110) 상에 스토리지 전극막(114)을 증착 하는 단계; 상기 오프닝(112) 양측의 제 2 절연층(110) 상의 스토리지 전극막(114)을 식각 하여 스토리지 전극(114a)을 형성하는 단계; 상기 셀 어레이 영역(a)의 인접한 스토리지 전극(114a) 사이의 제 2 절연층(110)을 제거하는 단계; 상기 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 영역을 포함하여 주변회로 영역(b)에 형성된 제 2 절연층(110)의 일부가 남게 되고, 반도체 기판(100) 전면에 커패시터 유전막(capacitor dielectric layer)(116) 및 플레이트 전극막(plate electrode layer)(118)을 차례로 증착 하는 단계; 상기 플레이트 전극막(118)을 패터닝하여 플레이트 전극(118a)을 형성하되, 플레이트 전극막(118) 패터닝시 상기 커패시터 유전막(116) 및 상기 남아 있는 제 2 절연층(110)을 차례로 식각하는 단계; 및 상기 플레이트 전극막(118)을 포함하여 반도체 기판(100) 전면에 제 3 절연층(122)을 증착 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연층(110) 증착 전에 제 2 절연층(110)과 식각 선택비(etch selectivity)를 갖는 물질막(material layer)(108)을 증착 하는 단계를 더 포함할 수 있다. 이때, 상기 물질막(108)은 상기 오프닝(112) 형성 및 플레이트 전극(118a) 형성시 제 2 절연층(110)에 대한 식각 정지층으로 사용된다.
(작용)
도 2h를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 제조 방법은, 로딩 효과(loading effect)를 이용하여 셀 어레이 영역과 주변회로 영역의 경계 영역의 경사각을 종래 보다 감소시킬 수 있고, 따라서 층간절연막의 프로파일을 개선할 수 있으며, 후속 금속 배선 형성시 급격한 경사에 의해 금속 배선이 단선 되거나 단락되는 것을 방지할 수 있다.
(실시예)
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법은 먼저, 반도체 기판(100) 상에 트랜지스터(도면에 미도시)가 형성된다. 상기 트랜지스터를 포함하여 반도체 기판 전면에 예를 들어, PECVD(plasma enhanced chemical vapor deposition) 방법으로 층간절연막(102)이 증착 된다. 상기 층간절연막(102)이 부분적으로 식각 되어 스토리지 콘택홀(104)이 형성된다. 상기 스토리지 콘택홀(104)이 저저항 물질 예를 들어, 폴리실리콘막, TiN, 또는 W으로 채워진 후, 상기 층간절연막(102)의 상부가 노출되도록 에치 백 공정으로 식각 되어 콘택 플러그(contact plug)(106)가 형성된다.
상기 콘택 플러그(106)를 포함하여 층간절연막(102) 상에 상기 층간절연막(102) 및 후속 층간절연막(110)과 식각 선택비(etch selectivity)를 갖는 물질막 예를 들어, 실리콘 질화막(SiN)(108)이 증착 된다. 상기 실리콘 질화막(108) 상에 예를 들어, PECVD 방법으로 다른 층간절연막(110)이 증착 된다.
이때, 상기 층간절연막(110)은 적어도 형성하고자 하는 스토리지 전극의 높이만큼의 두께로 증착된다. 따라서, 상기 층간절연막(110)의 두께에 의해 커패시터의 높이가 결정된다.
도 2b에 있어서, 상기 층간절연막(110)이 부분적으로 식각 되어 스토리지 전극을 형성하기 위한 오프닝(opening)(112)이 형성된다. 이때, 상기 오프닝(112)은 상기 실리콘 질화막(108)을 식각 정지층(etch stopping layer)으로 사용하여 상기 층간절연막(110)이 식각된 후, 이어서 실리콘 질화막(108)이 식각 되어 형성된다.
다음, 상기 오프닝(112)의 내벽을 포함하여 층간절연막(110) 상에 스토리지 전극막(114)이 증착 된다. 상기 스토리지 전극막(114)은 상기 콘택 플러그(106)와 전기적으로 접속된다.
이때, 상기 스토리지 전극막(114)은 예를 들어, 폴리실리콘막으로서, 도 2c에 도시된 바와 같이, 상기 오프닝(112)의 프로파일(profile)을 따라 오프닝(112)의 일부가 채워지도록 증착될 수 있고, 또한 상기 오프닝(112)이 완전히 채워지도록 증착될 수도 있다.
상기 스토리지 전극막(114)이 CMP(chemical mechanical polishing) 등으로 평탄화 식각(planarization etch)되어 도 2d에서와 같이, 각각 분리된 스토리지 전극(114a)이 형성된다.
도 2e에 있어서, 상기 층간절연막(110)이 예를 들어, 버퍼 불산(buffered hydrofluoric acid) 으로 습식 식각 된다. 이때, 상기 셀 어레이 영역(a)의 스토리지 전극(114a) 사이의 상기 층간절연막(110)이 실리콘 질화막(108)의 상부가 노출될 때까지 식각 된다.
상기 스토리지 전극(114a) 사이의 층간절연막(110)이 모두 제거될 때 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 부분에서부터 주변회로 영역(b)으로 연장한 넓은 필드 영역(field region)은 로딩 효과(loading effect)의 영향으로 층간절연막(110)의 일부가 남게 된다.
상기 로딩 효과는 패턴 밀도(pattern density)의 차이에 따라 식각률(Å/min)이 달라지는 현상을 말한다.
상기 필드 영역은 상기 로딩 효과의 영향으로 셀 어레이 영역(b) 보다 30% 내지 40% 정도 그 식각률이 감소된다.
도 2f에 있어서, 도 2e의 구조물에 커패시터 유전막(116) 예를 들어, ONO 또는 Ta2O5 등이 증착된 후, 플레이트 전극막(118) 예를 들어, TiN 내지 폴리실리콘막 등이 증착 된다.
다음, 상기 플레이트 전극막(118)이 패터닝되어 플레이트 전극(118a)이 형성된다. 이때, 플레이트 전극(118a)의 하부를 제외한 나머지 영역의 커패시터 유전막(116), 남아 있는 층간절연막(110), 그리고 상기 실리콘 질화막(108)이 건식 식각 공정으로 제거된다.
이로써, 상기 플레이트 전극(118a), 커패시터 유전막(116), 그리고 스토리지 전극(114a)에 의한 셀 커패시터(120)가 형성된다.(도 2g)
마지막으로, 상기 셀 커패시터(120)를 포함하여 반도체 기판(100) 전면에 층간절연막(122)이 두껍게 증착된 후, 포토레지스트막 또는 SOG 등의 유동적인 물질막(도면에 미도시)이 증착 된다. 상기 물질막을 층간절연막(122)과 함께 에치 백 하면 도 2h에 도시된 바와 같이, 종래 보다 완만한 프로파일을 갖는 층간절연막(122)이 형성된다.
이것은 플레이트 전극(118a) 하부에 상기 남아있는 층간절연막(110)의 영향으로 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 영역의 단차가 개선되었기 때문이다. 이때, 상기 셀 어레이 영역(a)과 주변 회로 영역(b)의 경계 영역의 경사각(θ2)은 45°이하가 되며, 바람직하게 35°내지 40°의 범위를 갖게 된다.
이와 같이, 완만한 프로파일의 층간절연막이 형성됨으로써, 후속 공정 즉, 금속 배선 형성시 불량을 방지하게 된다.
한편, 상기 플레이트 전극(118a) 형성을 위한 패터닝 공정시, 상기 남아 있는 층간절연막(110) 및 그 하부의 실리콘 질화막(108)을 제거하지 않을 경우, 상기 경사각(θ2)은 더욱 작아질 수 있다. 그러나, 후속 콘택홀 형성 공정에 있어서 콘택홀의 종횡비(aspect ratio)가 증가되고, 콘택홀 형성 공정이 어려워지는 문제점이 있게 된다.
본 발명은 로딩 효과(loading effect)를 이용하여 셀 어레이 영역과 주변회로 영역의 경계 영역의 경사각(θ2)을 종래 보다 감소시킬 수 있고, 따라서 후속 금속 배선 형성시 급격한 경사에 의해 금속 배선이 단선 되거나 단락되는 것을 방지할 수 있는 효과가 있다.

Claims (3)

  1. 셀 어레이 영역(a)과 주변회로 영역(b)을 갖는 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제 1 절연층(102)을 뚫고 상기 셀 어레이 영역(a)의 반도체 기판(100)과 전기적으로 접속되도록 형성된 콘택 플러그(contact plug)(106)를 갖는 반도체 메모리 장치의 제조 방법에 있어서,
    상기 콘택 플러그(106)를 포함하여 제 1 절연층(102) 상에 적어도 형성하고자 하는 스토리지 전극의 높이만큼의 두께로 제 2 절연층(110)을 증착 하는 단계;
    상기 콘택 플러그(106)의 상부가 노출되도록 상기 제 2 절연층(110)을 부분적으로 식각 하여 스토리지 전극을 형성하기 위한 오프닝(opening)(112)을 형성하는 단계;
    상기 오프닝(112)을 포함하여 제 2 절연층(110) 상에 스토리지 전극막(114)을 증착 하는 단계;
    상기 오프닝(112) 양측의 제 2 절연층(110) 상의 스토리지 전극막(114)을 식각 하여 스토리지 전극(114a)을 형성하는 단계;
    상기 셀 어레이 영역(a)의 인접한 스토리지 전극(114a) 사이의 제 2 절연층(110)을 제거하는 단계;
    상기 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 영역을 포함하여 주변회로 영역(b)에 형성된 제 2 절연층(110)의 일부가 남게 되고,
    반도체 기판(100) 전면에 커패시터 유전막(capacitor dielectric layer)(116) 및 플레이트 전극막(plate electrode layer)(118)을 차례로 증착 하는 단계;
    상기 플레이트 전극막(118)을 패터닝하여 플레이트 전극(118a)을 형성하되, 플레이트 전극막(118) 패터닝시 상기 커패시터 유전막(116) 및 상기 남아 있는 제 2 절연층(110)을 차례로 식각하는 단계; 및
    상기 플레이트 전극막(118)을 포함하여 반도체 기판(100) 전면에 제 3 절연층(122)을 증착 하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 절연층(110) 증착 전에 제 2 절연층(110)과 식각 선택비(etch selectivity)를 갖는 물질막(material layer)(108)을 증착 하는 단계를 더 포함하고,
    상기 물질막(108)은 상기 오프닝(112) 형성 및 플레이트 전극(118a) 형성시 제 2 절연층(110)에 대한 식각 정지층(etch stopping layer)으로 사용되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 셀 어레이 영역(a)과 주변회로 영역(b)의 경계 영역의 제 3 절연층(122)의 경사각(θ2)은 45 °이하이고, 바람직하게 35°내지 40°의 범위를 갖는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
KR1019980060244A 1998-12-29 1998-12-29 반도체 메모리 장치의 제조 방법 KR20000043821A (ko)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688491B1 (ko) * 2001-06-09 2007-03-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100732750B1 (ko) * 2001-12-28 2007-06-27 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그의 제조방법
KR100855835B1 (ko) * 2007-03-15 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100911675B1 (ko) * 2002-12-26 2009-08-10 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성 방법
US9383849B2 (en) 2013-01-28 2016-07-05 Samsung Display Co., Ltd. Display device integrated with touch screen panel
KR20170069973A (ko) * 2013-05-28 2017-06-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 형성 방법
CN114496927A (zh) * 2020-10-26 2022-05-13 长鑫存储技术有限公司 半导体结构及其形成方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688491B1 (ko) * 2001-06-09 2007-03-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR100732750B1 (ko) * 2001-12-28 2007-06-27 주식회사 하이닉스반도체 반도체소자의 커패시터 및 그의 제조방법
KR100911675B1 (ko) * 2002-12-26 2009-08-10 매그나칩 반도체 유한회사 반도체 소자의 커패시터 형성 방법
KR100855835B1 (ko) * 2007-03-15 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9383849B2 (en) 2013-01-28 2016-07-05 Samsung Display Co., Ltd. Display device integrated with touch screen panel
KR20170069973A (ko) * 2013-05-28 2017-06-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 형성 방법
US9837322B2 (en) 2013-05-28 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of forming
US10490460B2 (en) 2013-05-28 2019-11-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of forming
US11158546B2 (en) 2013-05-28 2021-10-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of forming
CN114496927A (zh) * 2020-10-26 2022-05-13 长鑫存储技术有限公司 半导体结构及其形成方法

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