KR100688491B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 메모리 소자는, 도전 영역을 포함하는 반도체 기판, 반도체 기판 상에 형성되는 층간 절연막, 층간 절연막 내부에 매립되며 도전영역과 콘택되는 스토리지 노드 콘택 패드, 스토리지 노드 콘택 패드와 콘택되며 층간 절연막 상부에 형성되는 콘케이브와, 제 1 스토리지 노드 전극의 양측 가장자리 하부에 형성되는 돌출부로 구성되는 스토리지 노드 전극, 및 층간 절연막과 스토리지 노드 전극의 돌출부 사이에 순차적으로 형성되는 산화막 및 에치 스톱퍼를 포함한다.
스토리지 노드 전극, 캐패시터

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for manufacturing the same}
도 1은 일반적인 반도체 메모리 소자의 단면도이다.
도 2a 내지 도 2f 및 도 3은 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
50 : 반도체 기판 56 : 스토리지 노드 콘택 패드
58 : 제 1 몰드 산화막 60 : 에치 스톱퍼
62 : 제 1 스토리지 노드 물질 64 : 제 2 몰드 산화막
66 : 제 2 스토리지 노드 물질 70 : 스토리지 노드 전극
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 층간 절연막의 유실을 방지할 수 있는 반도체 메모리 소자의 스토리지 노드 전극 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있 다. 한편, 디램의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 캐패시터의 유효 면적을 증가시키기 위해, 캐패시터를 실린더형(cylinder type), 핀형(fin type) 또는 박스형(box type)과 같이 입체적으로 형성하고 있다.
여기서, 일반적인 실린더형 스토리지 노드 전극을 갖는 반도체 메모리 소자에 대하여, 도 1을 참조하여 설명한다.
동 도면을 참조하여, 다수의 도전 영역을 구비한 반도체 기판(10) 상부에 층간 절연막(12)을 형성하고, 다수의 도전 영역 중 선택된 도전 영역(도시되지 않음)이 노출되도록 층간 절연막(12)을 식각하여, 스토리지 노드 콘택홀(14)을 형성한다. 다음, 스토리지 노드 콘택홀(14)이 충분히 충진될 수 있을 정도로 도전층을 매립하여, 스토리지 노드 콘택 패드(16)를 형성한다.
다음, 반도체 기판(10) 결과물 상부에 산화막(18)과 에치 스톱퍼(20)를 순차적으로 증착한다. 일반적으로, 에치 스톱퍼(20)로는 실리콘 산화막과 식각 선택비가 우수한 실리콘 질화막(SiN 또는 Si3N4)이 이용되고 있다. 그 다음, 에치 스톱퍼(20) 상부에 몰드 산화막(mold oxide:도시되지 않음)을 증착한다. 이때, 몰드 산화막은 명칭에서 의미하는 바와 같이, 이후 형성될 스토리지 노드 전극을 형성하기 위한 틀(frame)의 역할을 하며, 이러한 몰드 산화막은 스토리지 노드 전극을 구성하는 물질과 식각 선택비가 우수한 물질이 이용된다.
그후, 스토리지 노드 콘택 패드(16)가 노출되도록, 몰드 산화막, 에치 스톱 퍼(20) 및 산화막(18)을 콘케이브 형태로 식각한다. 이어서, 반도체 기판(10) 결과물 상부에 스토리지 노드 전극용 도전층(도시되지 않음) 예를들어, Pt 계열의 금속막을 소정 두께로 증착한다음, 스토리지 노드 전극용 도전층 상부에 절연층(도시되지 않음)을 증착한다. 절연층과 스토리지 노드 전극용 도전층을 몰드 산화막 표면이 노출될 때까지, 화학적 기계적 연마(Chemical mechanical polishing: 이하 CMP)한다. 그 다음, 몰드 산화막을 공지의 습식 식각 방식으로 제거하여, 스토리지 노드 전극(22)을 형성한다.
그러나, 종래의 스토리지 노드 전극을 제작하는데는 다음과 같은 문제점이 있다.
일반적으로, 에치 스톱퍼(18)로 이용되는 SiN 또는 Si3N4와 같은 막들은 스토리지 노드 전극(22)을 구성하는 귀금속류 금속막과 접착 특성이 매우 열악하다. 이로 인하여, 에치 스톱퍼(18)와 스토리지 노드 전극(22) 사이의 계면이 들뜨거나, 보이드가 발생되기 쉽고, 이후 몰드 산화막의 제거시, 몰드 산화막을 제거하기 위한 습식 식각 용액이 보이드 또는 들뜬 계면으로 흘러들어가, 산화막(18) 및 층간 절연막(16)을 유실시킨다.
이와같이, 스토리지 노드 전극(22)의 하부를 지지하는 산화막(18) 및 층간 절연막(16)이 일부 제거되면, 스토리지 전극(22)의 형상을 유지하는데 어려움이 있으며, 전기적 신뢰성에도 영향이 있다.
이러한 종래의 문제점을 해결하기 위하여, 종래의 다른 방법으로는 에치 스톱퍼(20)의 두께를 증대시키는 방법이 제안되었다.
그러나, 알려진 바와 같이 에치 스톱퍼(20)를 구성하는 실리콘 질화막(Si3N4)과 같은 물질은 막 자체가 비교적 큰 스트레스를 가지며, 그 두께가 증대될수록 스트레스는 더욱 과중해 진다. 이와같이, 에치 스톱퍼(20)로 인하여, 반도체 기판 결과물에 과도한 스트레스가 인가되면, 기판의 뒤틀림이 발생된다.
더불어, 산화막(18) 및 에치 스톱퍼(20)의 두께가 증대될수록, 스토리지 노드 전극(22)의 측면의 차폐되는 표면적이 증대된다. 이로 인하여, 스토리지 노드 전극의 표면적이 감소되는 문제를 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 몰드 산화막 제거시, 에치 스톱퍼 하부의 절연물들이 유실됨을 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명에 따른 반도체 메모리 소자는, 도전 영역을 포함하는 반도체 기판과, 반도체 기판 상에 형성되는 층간 절연막과, 층간 절연막 내부에 매립되며, 도전영역과 콘택되는 스토리지 노드 콘택 패드와, 스토리지 노드 콘택 패드와 콘택되며 층간 절연막 상부에 형성되는 실린더와 실린더의 양측 가장자리 하부에 형성 되는 돌출부로 구성되는 스토리지 노드 전극, 및 층간 절연막과 스토리지 노드 전극의 돌출부 사이에 순차적으로 형성되는 산화막 및 에치 스톱퍼를 포함한다.
여기서, 에치 스톱퍼는 탄탈륨 산화막(Ta2O5) 또는 탄탈륨 산화막(Ta2O 5)과 실리콘 질화막(Si3N4)의 적층막이 이용될 수 있다. 아울러, 스토리지 노드 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Pt 또는 Ir로 형성될 수 있다.
이때, 스토리지 노드 전극의 실린더 내부에는 절연층이 콘케이브와 동일 높이로 매립되거나, 또는 스토리지 노드 전극의 실린더 내부에는 실린더 높이 보다는 적은 높이로 절연층이 더 매립되어 있을 수 있다.
또한, 돌출부 상부에 접착층이 더 개재될 수 있으며, 이러한 접착층으로는 탄탈륨 산화막이 이용될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다.
먼저, 도전 영역을 갖는 반도체 기판 상부에 스토리지 노드 콘택 패드를 구비한 층간 절연막을 형성한다. 다음, 층간 절연막 상부에 제 1 몰드 산화막, 에치 스톱퍼, 제 1 스토리지 노드 전극용 물질막 및 제 2 몰드 산화막을 순차적으로 적층한 후, 제 2 몰드 산화막, 제 1 스토리지 노드 전극용 물질막, 에치 스톱퍼 및 제 1 몰드 산화막을 상기 스토리지 노드 콘택 패드가 노출되도록 소정 부분 식각하여, 스토리지 노드 전극 영역을 형성한다. 그후, 층간 절연막 및 스토리지 노드 전극 영역의 내측벽 표면에 제 2 스토리지 노드 전극용 물질막을 증착하고, 제 2 스 토리지 노드 전극용 물질막 상부에 절연층을 증착한다. 그리고난 다음,절연층 및 제 2 스토리지 노드 전극용 물질막을 제 2 몰드 산화막이 노출될때까지 제거하고, 제 2 몰드 산화막을 식각하여, 제거한다음, 제 1 스토리지 노드 전극용 물질을 에치백하여, 돌출부를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 에치 스톱퍼는 탄탈륨 산화막 또는 탄탈륨 산화막과 실리콘 질화막의 적층막으로 형성할 수 있으며, 제 1 및 제 2 스토리지 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Pt 또는 Ir과 같은 도전층으로 형성할 수 있다.
또한, 절연층은 제 2 몰드 산화막에 대하여 상대적으로 식각 속도가 늦은 물질로 형성한다. 제 1 스토리지 노드 전극 물질을 에치백하여 돌출부를 형성하는 단계에서, 상기 제 1 스토리지 노드 전극 물질은 상기 제 2 스토리지 노드 전극 물질을 마스크로 하여 에치백한다.
제 2 몰드 산화막을 식각하여, 제거하는 단계시, 상기 제 2 몰드 산화막을 선택적으로 제거하되, 절연층은 대부분 잔류시킨다. 또한, 제 2 몰드 산화막을 제거함과 동시에 상기 절연층을 제거할 수 있다. 또한, 제 2 몰드 산화막을 제거함과 동시에 상기 절연층을 소정 두께 만큼 제거할 수 있다.
또한, 제 1 스토리지 노드용 물질막과 제 2 몰드 산화막 사이에 접착층을 더 개재할 수 있으며, 이 접착층으로는 탄탈륨 산화막으로 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2a 내지 도 2f 및 도 3은 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 다수의 도전 영역(도시되지 않음) 즉, 트랜지스터(도시되지 않음)를 구비한 반도체 기판(50) 상부에 층간 절연막(52)을 형성한다. 다수의 도전 영역 중 선택된 도전 영역(도시되지 않음), 예를들어, 트랜지스터의 소오스 영역(도시되지 않음)이 노출되도록 층간 절연막(52)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(54)을 형성한다. 다음, 스토리지 노드 콘택홀(54)에 도전층을 매립하여, 스토리지 노드 콘택 패드(56)를 형성한다. 이때, 스토리지 노드 콘택 패드(56)를 구성하는 도전층으로는 도핑된 폴리실리콘막이 이용될 수 있다.
다음으로, 층간 절연막(52) 및 스토리지 노드 콘택 패드(56) 상부에 제 1 몰드 산화막(58)을 형성한다음, 에치 스톱퍼(60)를 제 1 몰드 산화막(58) 상부에 형성한다. 이때, 에치 스톱퍼(60)로는 제 1 몰드 산화막(58) 및 층간 절연막(52)과 식각 선택비가 우수한 물질로 형성하되, 제 1 몰드 산화막(58) 및 이후 형성될 스토리지 노드 전극과 접착력이 우수한 물질, 예를들어, 탄탈륨 산화막 또는 탄탈륨 산화막과 실리콘 질화막(Si3N4)이 이용될 수 있다. 에치 스톱퍼(60) 상부에 제 1 스토리지 노드 전극 물질(62)이 증착된다. 이때, 제 1 스토리지 노드 전극 물질(62)로는 도전층, 예를들어, 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Pt 또는 Ir과 같은 도전이 이용될 수 있다. 다음, 제 1 스토리지 노드 전극 물질(62) 상부에 제 2 몰드 산화막(64)을 형성한다. 여기서, 제 2 몰드 산화막(64)은 실질적으로 스토리지 노드 전극의 높이를 한정하는 막으로서, 제 1 몰드 산화막(58)에 비하여 그 두께가 매우 크다. 이때, 제 2 몰드 산화막(64)과 제 1 스토리지 노드 전극 물질(62) 사이에 접착 특성을 더욱 강화하기 위하여, 탄탈륨 산화막과 같은 접착층이 더 개재될 수 있다.
그후, 도 2b에 도시된 바와 같이, 제 2 몰드 산화막(64), 제 1 스토리지 노드 전극 물질(62), 에치 스톱퍼(60) 및 제 1 몰드 산화막(58)을 스토리지 노드 콘택 패드(56)가 노출되도록 소정 부분 식각하여, 스토리지 노드 전극이 형성될 공간(H)을 구축한다. 이때, 제 2 몰드 산화막(64), 제 1 스토리지 노드 전극 물질(62), 에치 스톱퍼(60) 및 제 1 몰드 산화막(58)으로 구성된 구조물의 두께가 상당히 크므로, 스토리지 노드 전극이 형성될 공간의 측벽은 테이퍼 형태로 식각된다.
도 2c를 참조하여, 노출된 반도체 기판(50) 결과물 표면 즉, 제 2 몰드 산화막(64) 및 스토리지 노드 전극이 형성된 공간 표면에 제 2 스토리지 노드 전극 물 질(66)을 화학 기상 증착 방식에 의하여 형성한다. 이때, 제 2 스토리지 노드 전극 물질(66)은 제 1 스토리지 노드 전극 물질(62)과 동일한 물질로 형성한다. 이어서, 제 2 스토리지 노드 전극 물질(66) 상부에 스토리지 노드 전극이 형성될 공간(H)이 충분히 매립될 수 있을 정도로 절연층(68)을 형성한다. 여기서, 절연층(68)은 제 1 및 제 2 몰드 산화막(58,64)보다는 식각 속도가 늦은 물질로 형성한다. 여기서, 제 1 및 제 2 몰드 산화막(58,64)를 플라즈마 티이오에스(P-TEOS) 물질로 형성하는 경우, 절연층(68)은 예를들어, 실리콘 질산화막(SiON), 비피에스지(BPSG), 탄탈륨 산화막(Ta2O5)등으로 형성할 수 있다.
도 2d를 참조하여, 절연층(68) 및 제 2 스토리지 노드 전극 물질(66)을 제 2 몰드 산화막(64) 표면이 노출될때까지 CMP 또는 에치백하여, 제 2 스토리지 물질이 각각의 스토리지 노드 전극이 형성될 공간(H)에 남겨진다. 이때, 이를 제 1 노드 분리 공정이라 한다.
그리고 나서, 도 2e에 도시된 바와 같이, 제 2 몰드 산화막(64)을 공지의 습식 식각 방식으로 제거한다. 이때, 제 2 몰드 산화막(64) 제거시, 층간 절연막(52)은 제 1 스토리지 노드 전극 물질(62)에 의하여 차폐되어 있으므로 유실되지 않는다. 또한, 절연층(66)은 제 2 몰드 산화막(64)에 비하여 식각 속도가 늦기 때문에, 제 2 몰드 산화막(64)을 제거할 때, 식각 시간을 조절함에 따라, 잔류하든지 모두 제거될 수 있다. 여기서, 도 2e는 절연층(66)을 잔류시킨 상태로, 이러한 경우 이후 스토리지 노드 전극은 스택(stack) 형태가 된다. 한편, 제 2 몰드 산화막(64)의 식각시간을 비교적 길게하여, 절연층(66)을 모두 제거시키면, 도 3에 도시된 바와 같이, 스토리지 노드 전극은 실린더 형태가 된다. 또한, 도면에 도시되지는 않았지만, 절연층(66)을 제 2 스토리지 노드 전극 물질(66)의 절반 정도 제거하는 경우에, 이후 스토리지 노드 전극은 부분 실린더(partial cylinder) 형태가 된다.
다음으로, 도 2f에 도시된 바와 같이, 노출되어 있는 제 1 스토리지 노드 전극 물질(62)을 제 2 스토리지 노드 전극 물질(66)을 마스크로 하여, 에치백한다. 이때, 스토리지 노드 전극을 형성하기 위한 공간(H)을 형성할 때, 그 측벽이 테이퍼 형상을 지녔으므로, 그 측벽을 따라 형성된 제 2 스토리지 노드 전극 물질(66)의 측벽 역시 테이퍼 형태를 취한다. 이에따라, 제 2 스토리지 노드 전극 물질(66)의 형태로 제 1 스토리지 노드 전극 물질(62)을 식각하면, 제 1 스토리지 노드 전극 물질(62)이 소정의 패턴 형태를 갖게된다. 이러한 에치백 공정으로, 인접하는 다른 스토리지 노드 전극 물질과 분리(제 2 노드 분리)되어, 스토리지 노드 전극(70)이 형성된다.
여기서, 본 실시예에서의 스토리지 노드 전극(70)은 실린더(66) 및 실린더(66) 양측 하단으로부터 외부로 소정 길이만큼 연장된 돌출부(62)를 갖는 형상을 취한다. 실린더는 제 2 스토리지 전극 물질(66)로 이루어지고, 돌출부는 제 1 스토리지 전극 물질(62)로 이루어지므로, 동일 번호를 부여하였다. 이때, 돌출부(62)가 에치 스톱퍼(60)의 가장자리 부분 차폐하고 있으므로, 절연층(68)을 식각하는 공정시, 식각 용액이 에치 스톱퍼(60)의 가장자리로 흘러들어가는 것을 방지할 수 있다. 즉, 돌출부(62) 하부에는 돌출부(60)과 접착력이 우수한 에치 스톱퍼(60)이 부착되어 있으므로, 절연층(68)의 식각시, 식각 용액이 에치 스톱퍼(60) 하부로 흐르는 것을 원천적으로 방지할 수 있다.
아울러, 돌출부(62)는 실린더 형태로 된 스토리지 노드 전극을 지지하는 역할을 한다. 더불어, 에치 스톱퍼(60) 하부에 제 1 몰드 산화막(58)이 존재하고 있고, 에치 스톱퍼(60)가 스토리지 노드 전극(70)과 접착 특성이 우수하므로, 절연층(68) 및 제 2 몰드 산화막(68)의 제거시 에치 스톱퍼(60) 하부의 절연막들이 유실되지 않는다. 또한, 스토리지 노드 전극(70) 양측에 제 1 몰드 산화막(58) 및 에치 스톱퍼(60)가 형성되어 있더라도 돌출부의 형성으로, 스토리지 노드 전극의 표면적이 감소되지 않는다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 전극이 전체적으로는 실린더 형태를 취하면서 그 양측 하단부분에 돌출부를 갖는다. 아울러, 스토리지 노드 전극의 돌출부 하단에는 스토리지 노드 전극과 접착 특성이 우수한 탄탈륨 산화막으로 된 에치 스톱퍼가 구비되고, 그 하단에는 층간 절연막의 유실을 한층 더 보호하기 위하여 박막의 몰드 산화막이 개재된다.
이에따라, 스토리지 노드 전극을 형성하기 위한 몰드 산화막 및 절연층 제거시, 돌출부에 의하여 식각 용액의 흐름이 차단되어, 에치 스톱퍼 하부의 몰드 산화막 및 층간 절연막이 유실이 방지된다. 더욱이, 에치 스톱퍼로서 스토리지 노드 전극과 접착력이 우수한 탄탈륨 산화막을 사용하므로써, 에치 스톱퍼와 스토리지 노드 전극 사이의 계면 들뜸이 발생하지 않아, 식각 용액이 침투됨이 방지된다.
또한, 에치 스톱퍼 하부에 몰드 산화막이 추가로 개재되더라도, 돌출부의 형 성으로, 스토리지 노드 캐패시턴스가 감소되지 않는다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경실시 할수 있다.

Claims (17)

  1. 도전 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성되는 층간 절연막;
    상기 층간 절연막 내부에 매립되며, 도전영역과 콘택되는 스토리지 노드 콘택 패드;
    상기 스토리지 노드 콘택 패드와 콘택되며, 층간 절연막 상부에 형성되는 실린더와, 상기 실린더의 양측 가장자리 하부에 형성되는 돌출부로 구성되는 스토리지 노드 전극; 및
    상기 층간 절연막과 스토리지 노드 전극의 돌출부 사이에 순차적으로 형성되는 산화막 및 에치 스톱퍼를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 에치 스톱퍼는 탄탈륨 산화막(Ta2O5) 또는 탄탈륨 산화막(Ta2O5)과 실리콘 질화막(Si3N4)의 적층막인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 스토리지 노드 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Pt 또는 Ir로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서, 상기 스토리지 노드 전극의 실린더 내부에는 절연층이 실린더와 동일 높이로 매립되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 스토리지 노드 전극의 실린더 내부에는 실린더 높이 보다는 적은 높이로 절연층이 매립되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1 항에 있어서, 상기 돌출부 상부에는 접착층이 더 개재된 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 6 항에 있어서, 상기 접착층은 Ta2O5막 인 것을 특징으로 하는 반도체 메모리 소자.
  8. 도전 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상부에 스토리지 노드 콘택 패드를 구비한 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 제 1 몰드 산화막, 에치 스톱퍼, 제 1 스토리지 노 드 전극용 물질막 및 제 2 몰드 산화막을 순차적으로 적층하는 단계;
    상기 제 2 몰드 산화막, 제 1 스토리지 노드 전극용 물질막, 에치 스톱퍼 및 제 1 몰드 산화막을 상기 스토리지 노드 콘택 패드가 노출되도록 소정 부분 식각하여, 스토리지 노드 전극 영역을 형성하는 단계;
    상기 층간 절연막 및 스토리지 노드 전극 영역의 내측벽 표면에 제 2 스토리지 노드 전극용 물질막을 증착하는 단계;
    상기 제 2 스토리지 노드 전극용 물질막 상부에 절연층을 증착하는 단계;
    절연층 및 제 2 스토리지 노드 전극용 물질막을 제 2 몰드 산화막이 노출될때까지 제거하는 단계;
    상기 제 2 몰드 산화막을 식각하여, 제거하는 단계; 및
    상기 제 1 스토리지 노드 전극용 물질을 에치백하여, 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 에치 스톱퍼는 탄탈륨 산화막 또는 탄탈륨 산화막과 실리콘 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 제 1 및 제 2 스토리지 전극은 도핑된 폴리실리콘, TiN, TaN, WN, Ru, Pt 또는 Ir과 같은 도전층으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 절연층은 상기 제 2 몰드 산화막에 대하여 상대적으로 식각 속도가 늦은 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 8 항에 있어서, 상기 제 1 스토리지 노드 전극 물질을 에치백하여 돌출부를 형성하는 단계에서, 상기 제 1 스토리지 노드 전극 물질은 상기 제 2 스토리지 노드 전극 물질을 마스크로 하여 에치백하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 8 항에 있어서, 상기 제 2 몰드 산화막을 식각하여, 제거하는 단계시, 상기 제 2 몰드 산화막을 선택적으로 제거하면서, 상기 절연층이 잔류하도록 식각하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 8 항에 있어서, 상기 제 2 몰드 산화막을 식각하여 제거하는 단계시, 상기 제 2 몰드 산화막을 제거함과 동시에 상기 절연층을 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 8 항에 있어서, 상기 제 2 몰드 산화막을 식각하여 제거하는 단계시, 상기 제 2 몰드 산화막을 제거함과 동시에 상기 절연층을 소정 두께 만큼 잔류시키는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 8 항에 있어서, 상기 제 1 스토리지 노드용 물질막과 상기 제 2 몰드 산화막 사이에 접착층을 더 개재하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 접착층은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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