KR20230137580A - 커패시터 및 이를 포함하는 디램 소자 - Google Patents

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KR20230137580A
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강준구
남다연
박주원
이동건
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Abstract

커패시터는 금속을 포함하는 제1 물질을 포함하는 제1 하부 전극 패턴 및 상기 제1 물질과 다른 제2 물질을 포함하는 제2 하부 전극 패턴을 포함하고, 외부 측벽에 상기 제1 물질 및 제2 물질이 노출되고, 필라 형상을 가지는 하부 전극 구조물이 구비된다. 상기 하부 전극 구조물 상에 유전막이 구비된다. 상기 유전막 상에 상부 전극이 구비된다. 상기 커패시터는 하부 전극 구조물의 밴딩 스트레스에 따른 불량이 감소되면서도 높은 정전용량을 가질 수 있다.

Description

커패시터 및 이를 포함하는 디램 소자{CAPACITOR AND DRAM DEVICE INCLUDING THE SAME}
본 발명은 커패시터에 관한 것이다. 보다 자세하게, 본 발명은 커패시터 및 이를 포함하는 디램 소자에 관한 것이다.
디램 소자에서, 메모리 셀 내에는 트랜지스터 및 셀 커패시터가 포함될 수 있다. 상기 셀 커패시터의 정전용량을 높이기 위하여, 하부 전극은 높은 종횡비를 가질 수 있다. 상기 하부 전극은 스트레스에 의해 기울어지거나 밴딩될 수 있으므로, 상기 하부 전극에 포함되는 물질은 밴딩 스트레스가 작은 물질을 포함할 수 있다.
본 발명의 과제는 밴딩 불량이 감소되고 높은 정전용량을 가지는 커패시터를 제공하는데 있다.
본 발명의 과제는 밴딩 불량이 감소되고 높은 정전용량을 가지는 커패시터를 포함하는 디램 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 금속을 포함하는 제1 물질을 포함하는 제1 하부 전극 패턴 및 상기 제1 물질과 다른 제2 물질을 포함하는 제2 하부 전극 패턴을 포함하고, 외부 측벽에 상기 제1 물질 및 제2 물질이 노출되고, 필라 형상을 가지는 하부 전극 구조물이 구비된다. 상기 하부 전극 구조물 상에 유전막이 구비된다. 상기 유전막 상에 상부 전극이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 외부 측벽에 제1 물질 및 상기 제1 물질과 다른 제2 물질이 노출되고, 필라 형상을 가지는 하부 전극 구조물이 구비된다. 상기 하부 전극 구조물 상에 구비되는 유전막이 구비된다. 상기 유전막 상에 상부 전극이 구비된다. 상기 하부 전극 구조물은, 상기 제1 물질을 포함하고 필라 형상을 가지는 제1 하부 전극 패턴이 구비된다. 상기 제2 물질을 포함하고, 상기 제1 하부 전극 패턴 상부면 상에 형성되고 실린더 형상을 가지는 제2 하부 전극 패턴이 구비된다. 상기 제2 하부 전극 패턴 상에 상기 제2 하부 전극 패턴의 실린더를 채우고 상기 제1 물질을 포함하는 제3 하부 전극 패턴이 구비된다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 디램 소자는, 기판에 구비되고, 게이트 구조물, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 셀 트랜지스터가 구비된다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물 상에 배치되고, 상기 제2 불순물 영역과 전기적으로 연결되는 셀 커패시터를 포함한다. 상기 셀 커패시터는, 제1 하부 전극 패턴 및 상기 제1 하부 전극 패턴보다 밴딩 스트레스가 큰 물질을 포함하는 제2 하부 전극 패턴을 포함하고, 외부 측벽에 상기 제1 하부 전극 패턴 및 제2 하부 전극 패턴의 적어도 일부분이 각각 노출되는 하부 전극 구조물이 구비된다. 상기 하부 전극 구조물 상에 유전막이 구비된다. 상기 유전막 상에 상부 전극이 구비된다.
예시적인 실시예들에 따른 커패시터는 하부 전극 구조물의 외부 측벽에 적어도 2개의 물질이 노출되도록 함으로써, 하부 전극 구조물의 밴딩 스트레스에 따른 불량이 감소되면서도 상기 커패시터의 정전용량이 높아질 수 있다.
도 1은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 4 내지 도 13은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 14 및 도 15는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 17은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 18은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 19는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 20은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 21 내지 도 24는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 25 내지 도 28는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 30은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 31은 예시적인 실시예들에 따른 디램 소자의 레이아웃을 나타내는평면도이다.
도 32는 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도 33 내지 도 37은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 2는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 1을 참조하면, 커패시터(50)는 하부 전극 구조물(30), 유전막(40) 및 상부 전극(42)을 포함할 수 있다.
예시적인 실시예에서, 상기 커패시터(50)는 기판(10) 상에 형성되는 하부 구조물(12) 상에 형성될 수 있다. 도시하지는 않았지만, 상기 하부 구조물(12)은 트랜지스터, 콘택, 도전 라인 및 이들을 덮는 층간 절연막을 포함할 수 있다.
상기 하부 전극 구조물(30)은 하부 구조물(12) 상에 형성된다. 상기 하부 전극 구조물(30)은 필라 형상을 가질 수 있다. 즉, 내부가 채워진 원통 형상을 가질 수 있다. 상기 하부 전극 구조물(30)은 적어도 2개의 물질을 포함하며, 상기 하부 전극 구조물(30)의 외측벽에는 적어도 2개의 물질이 노출된다. 상기 하부 전극 구조물(30)에 포함되는 물질은 금속이 포함될 수 있으며, 이에 따라 상기 하부 전극 구조물(30)에는 적어도 2개의 금속이 포함될 수 있다.
예시적인 실시예에서, 상기 하부 전극 구조물(30)은 제1 물질 및 상기 제1 물질과 다른 제2 물질을 포함할 수 있다.
상기 제1 물질은 하부 전극 구조물(30)의 필라의 내부의 대부분을 차지하는 메인 물질일 수 있다. 그러므로, 상기 하부 전극 구조물(30)에서, 상기 제1 물질은 상기 제2 물질보다 많은 함량 및 큰 부피를 가질 수 있다. 상기 제1 물질은 상기 제2 물질보다 밴딩 스트레스(bending stress)가 작은 금속 또는 금속 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 물질은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함할 수 있다. 상기 제1 물질이 포함됨에 따라, 상기 하부 전극 구조물(30)이 밴딩되는 것을 방지할 수 있다.
상기 제2 물질은 하부 전극 구조물(30)의 필라의 외부 측벽에 국부적으로 형성될 수 있다. 상기 제2 물질은 커패시터(50)의 정전 용량을 향상시키기 위한 물질을 포함할 수 있다. 상기 제2 물질은 이를 하부 전극으로 사용하였을 때 상기 제1 물질에 비해 커패시터의 정전 용량이 더 높아지는 물질일 수 있다. 상기 제2 물질은 이 후에 형성되는 유전막(40)과의 반응성 및 접착 특성이 우수하여, 상기 제2 물질을 하부 전극으로 사용하는 경우 상기 제1 물질을 하부 전극으로 사용하는 경우에 비해 커패시터(50)의 정전용량이 높을 수 있다. 따라서, 상기 제2 물질과 상기 유전막이 접하는 부위에서의 정전용량은 상기 제1 물질과 상기 유전막이 접하는 부위에서의 정전용량보다 높을 수 있다.
그러나, 상기 제2 물질은 상기 제1 물질보다는 높은 밴딩 스트레스를 가질 수 있다. 상기 하부 전극 구조물(30) 내에 상기 제2 물질이 많이 포함되면 밴딩 불량이 발생될 수 있다. 그러므로, 상기 하부 전극 구조물(30)에서, 상기 제1 물질은 상기 제2 물질보다 많은 함량 및 큰 부피를 가질 수 있다.
예시적인 실시예에서, 상기 제2 물질은 니오븀 질화물, 니오븀, ITO(indium tin oxide), 루테늄(Ru) 등을 들 수 있다. 상기 하부 전극 구조물의 일부 측벽에 제2 물질이 노출됨에 따라 상기 커패시터의 정전 용량이 증가될 수 있다.
예시적인 실시예에서, 상기 하부 전극 구조물(30)은 제1 물질을 포함하는 제1 하부 전극 패턴(22a), 시드막 패턴(24b), 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a) 및 상기 제1 물질을 포함하는 제3 하부 전극 패턴(28a)을 포함할 수 있다. 상기 시드막 패턴(24b)은 금속 질화물을 포함할 수 있다. 일 예로, 상기 시드막 패턴(24b)은 상기 제1 하부 전극 패턴(22a)과 동일한 물질일 수 있고, 이 경우 상기 시드막 패턴(24b) 및 제1 하부 전극 패턴(22a)은 하나로 병합될 수 있다.
상기 하부 전극 구조물(30)을 형성하기 위하여, 먼저 몰드막(도시안됨) 및 상기 몰드막에 홀을 형성한다. 상기 하부 전극 구조물(30)은 상기 몰드막의 홀의 내부에 형성되므로, 상기 하부 전극 구조물(30)은 상기 홀 내부의 형상과 동일한 형상을 가질 수 있다. 상기 하부 전극 구조물(30)이 형성된 후에 상기 몰드막은 제거되므로 커패시터(50)에는 상기 몰드막이 포함되지 않는다.
일 예로, 도 1에 도시된 것과 같이, 상기 하부 전극 구조물(30)에서, 상기 제1 하부 전극 패턴(22a)은 상기 홀의 하부 및 중간 부위를 채우는 형상을 가질 수 있다. 상기 제1 하부 전극 패턴(22a)은 필라 형상을 가질 수 있다. 상기 제1 하부 전극 패턴(22a) 상에는 상기 시드막 패턴(24b)이 구비될 수 있다. 상기 제2 하부 전극 패턴(26a)은 상기 홀의 상부 측벽, 시드막 패턴(24b)의 상부면을 따라 형성되며, 실린더 형상을 가질 수 있다. 상기 제3 하부 전극 패턴(28a)은 상기 제2 하부 전극 패턴(26a) 상에 형성되며, 상기 제2 하부 전극 패턴(26a)의 실린더 내부를 채울 수 있다. 상기 제3 하부 전극 패턴(28a)은 필라 형상을 가질 수 있다.
따라서, 상기 하부 전극 구조물(30)의 외측벽에는 상기 제1 하부 전극 패턴(22a) 및 제2 하부 전극 패턴(26a)이 노출될 수 있다. 즉, 상기 하부 전극 구조물(30)은 제1 물질 및 제2 물질이 노출될 수 있고, 특히 상기 하부 전극 구조물(30)의 상부 외측벽 상에는 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a)이 노출될 수 있다.
일 예로, 도 2에 도시된 것과 같이, 상기 하부 전극 구조물(30)에서, 상기 제1 하부 전극 패턴(22a)은 상기 홀의 하부를 채우는 형상을 가질 수 있다. 이 경우, 상기 제2 하부 전극 패턴(26a)는 상기 제1 하부 전극 패턴 및 홀의 중간 및 상부 측벽을 따라 형성되므로, 상기 제2 하부 전극 패턴(26a)의 실린더 높이가 증가될 수 있다. 이와 같이, 상기 제1 하부 전극 패턴(22a)의 높이 및 제2 하부 전극 패턴(26a)의 실린더 높이를 조절할 수 있다. 상기 제2 하부 전극 패턴(26a)의 실린더 높이가 증가됨에 따라, 상기 하부 전극 구조물(30)의 외측벽에 노출되는 상기 제2 하부 전극 패턴(26a)의 면적이 증가될 수 있다. 이에 따라, 상기 커패시터(50)의 정전 용량이 증가될 수 있다. 한편, 상기 제2 하부 전극 패턴(26a)의 실린더 높이가 증가됨에 따라, 상기 제3 하부 전극 패턴(28a)의 높이도 증가될 수 있다.
상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a)은 상기 하부 전극 구조물(30)에서 밴딩 불량 발생이 작은 위치에 국부적으로 형성될 수 있으며, 그 위치가 한정되지는 않는다. 즉, 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a)이 형성되는 위치는 다양하게 변경될 수 있다.
상기 하부 전극 구조물(30)은 상기 홀 내부 측벽과 동일한 측벽 프로파일을 가질 수 있다. 따라서, 상기 하부 전극 구조물(30)의 측벽은 측방으로 돌출되거나 리세스되는 부위가 없을 수 있다. 예를들어, 상기 제2 하부 전극 패턴(26a)이 형성되는 부위에서 상기 하부 전극 구조물(30)의 측벽이 돌출되지 않을 수 있다. 또한, 상기 제3 하부 전극 패턴(28a)의 내부폭(직경)은 상기 제1 하부 전극 패턴(22a)의 내부폭보다 작을 수 있다.
예시적인 실시예에서, 상기 하부 전극 구조물(30)의 일부분의 외측벽 상에는 상기 하부 전극 구조물(30)을 지지하기 위한 지지 패턴(도시안됨)이 더 구비될 수 있다. 상기 지지 패턴은 이웃하는 하부 전극 구조물들(30)을 서로 연결할 수 있다. 상기 지지 패턴은 절연 물질을 포함할 수 있다.
상기 유전막(40)은 상기 하부 전극 구조물(30)의 외부 표면을 따라 컨포멀하게 형성될 수 있다. 상기 유전막(40)은 상기 하부 전극 구조물(30)의 외측벽에 노출되는 상기 제1 물질 및 제2 물질과 각각 접촉할 수 있다.
상기 유전막(40)은 고유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, HfO2, ZrO2, TiO2, TaO2, La2O3 중에서 선택된 적어도 하나를 포함할 수 있다. 즉, 상기 유전막(40)은 단일의 금속 산화물을 포함하거나 또는 복수의 금속 산화물이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 유전막(40)은 하프늄 산화물(HfO2)을 포함할 수 있다.
한편, 상기 하부 전극 구조물(30)에 지지 패턴이 구비되는 경우, 상기 유전막(40)은 상기 지지 패턴 상에도 형성될 수 있다.
상기 상부 전극(42)은 예를들어, 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물, Nb, NbN, ITO(indium tin oxide), Ta doped SnO2, Nb doped SnO2, Sb doped SnO2, V doped SnO2 에서 선택된 적어도 하나를 포함할 수 있다.
설명한 것과 같이, 상기 하부 전극 구조물에 상기 제1 물질이 포함됨에 따라 상기 하부 전극 구조물의 밴딩 불량이 감소될 수 있다. 또한, 상기 하부 전극 구조물의 외측벽에 국부적으로 상기 제2 물질이 포함됨에 따라 커패시터의 정전 용량이 증가될 수 있다.
상기 제1 물질 및 제2 물질을 포함하는 하부 전극 구조물을 가지는 다양한 구조의 커패시터가 제시될 수 있다. 이하에서는, 상기 제1 물질 및 제2 물질을 포함하는 하부 전극 구조물을 포함하는 커패시터의 다양한 실시예들에 대해 설명한다.
도 3은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 3에 도시된 커패시터는 하부 전극 구조물을 제외하고는 도 1 및 도 2에 도시된 커패시터와 동일하다. 그러므로, 중복되는 설명은 생략하고 하부 전극 구조물에 대해서만 주로 설명한다.
도 3을 참조하면, 하부 전극 구조물(30a)은 상기 제1 물질을 포함하는 제1 하부 전극 패턴(22a), 시드막 패턴(24b), 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a), 상기 제1 물질을 포함하는 제3 하부 전극 패턴(28a) 및 상기 제1 물질을 포함하는 제4 하부 전극 패턴(29)을 포함할 수 있다. 상기 제3 및 제4 하부 전극 패턴(28a, 29)은 동일한 물질을 포함하므로 하나의 전극 패턴으로 병합될 수 있다. 각각의 상기 제1 및 제2 물질은 도 1 및 도 2를 참조로 설명한 것과 동일할 수 있다.
상기 시드막 패턴(24b)은 금속 질화물을 포함할 수 있다. 일 예로, 상기 시드막 패턴(24b)은 상기 제1 하부 전극 패턴(22a)과 동일한 물질일 수 있고, 이 경우 상기 시드막 패턴(24b) 및 제1 하부 전극 패턴(22a)은 하나로 병합될 수 있다.
상기 제1 하부 전극 패턴(22a)은 몰드막에 포함된 홀의 하부를 채우는 형상을 가질 수 있다. 상기 제1 하부 전극 패턴(22a)은 필라 형상을 가질 수 있다. 상기 제2 하부 전극 패턴(26a)은 상기 시드막 패턴(24b)의 상부면 및 상기 홀의 중간 부위 측벽을 따라 형성되며, 실린더 형상을 가질 수 있다. 상기 제2 하부 전극 패턴(26a)은 상기 홀의 최상부 측벽까지 연장되지 않을 수 있다. 따라서, 상기 제2 하부 전극 패턴(26a)은 상기 하부 전극 구조물(30a)의 중간 부위에 위치할 수 있다. 상기 제3 하부 전극 패턴(28a)은 상기 제2 하부 전극 패턴(26a) 상에 형성되며, 상기 제2 하부 전극 패턴(26a)의 실린더 내부를 채울 수 있다. 상기 제4 하부 전극 패턴(29)은 상기 제3 하부 전극 패턴(28a) 및 제2 하부 전극 패턴(26a) 상에 형성되며, 상기 홀의 내부를 완전하게 채울 수 있다. 따라서, 상기 하부 전극 구조물(30a)의 외측벽에는 상기 제1 하부 전극 패턴(22a), 제2 하부 전극 패턴(26a), 제3 하부 전극 패턴(28a) 및 제4 하부 전극 패턴(29)이 노출될 수 있다. 즉, 상기 하부 전극 구조물(30a)의 외측벽에는 제1 물질 및 제2 물질이 노출될 수 있고, 특히 상기 하부 전극 구조물(30a)의 중간 측벽 상에는 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a)이 노출될 수 있다.
상기 하부 전극 구조물(30a)은 상기 홀 내부 측벽과 동일한 측벽 프로파일을 가질 수 있다. 따라서, 상기 하부 전극 구조물(30a)의 측벽은 측방으로 돌출되거나 리세스되는 부위가 없을 수 있다. 예를들어, 상기 제2 하부 전극 패턴(26a)이 형성되는 부위에서 상기 하부 전극 구조물(30)의 측벽이 돌출되지 않을 수 있다. 또한, 상기 제3 하부 전극 패턴(28a)의 내부폭(직경)은 상기 제1 하부 전극 패턴(22a)의 내부폭보다 작을 수 있다. 상기 제3 하부 전극 패턴(28a)의 내부폭은 상기 제4 하부 전극 패턴(29)의 내부폭보다 작을 수 있다.
도 4 내지 도 13은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(10) 상에 트랜지스터, 콘택 플러그 및 도전 라인을 포함하는 하부 회로들 및 상기 하부 회로들을 덮는 층간 절연막을 포함하는 하부 구조물(12)을 형성한다.
상기 하부 구조물(12) 상에 몰드막(14)을 형성한다. 상기 몰드막(14)의 일부분을 식각하여 상기 몰드막(14)을 관통하는 홀(20)을 형성한다.
도 5을 참조하면, 상기 몰드막(14) 상에 상기 홀(20) 내부를 완전하게 채우는 제1 하부 전극막(22)을 형성한다. 상기 제1 하부 전극막(22)은 제1 물질을 포함할 수 있다. 상기 제1 물질은 밴딩 스트레스가 작은 금속 또는 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하부 전극막(22)은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 하부 전극막(22)은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD) 공정을 통해 증착할 수 있다.
도 6을 참조하면, 상기 제1 하부 전극막(22)의 상부를 제거하여 상기 홀(20)의 내부에 제1 하부 전극 패턴(22a)을 형성한다. 상기 제거 공정은 에치백 공정을 포함할 수 있다.
상기 제1 하부 전극막(22)의 제거 공정에서, 상기 몰드막(14)의 상부면에 형성된 제1 하부 전극막(22) 및 홀(20)의 상부에 형성된 제1 하부 전극막(22)을 제거할 수 있다. 따라서, 상기 제1 하부 전극 패턴(22a)은 상기 홀(20)의 하부 및 중간 부위를 채우는 형상을 가질 수 있다.
일부 실시예에서, 도 7에 도시된 것과 같이, 상기 제1 하부 전극막(22)의 제거 공정에서, 상기 몰드막(14)의 상부면에 형성된 제1 하부 전극막(22) 및 홀(20)의 상부 및 중간 부위에 형성된 제1 하부 전극막(22)을 제거할 수 있다. 따라서, 상기 제1 하부 전극 패턴(22a)은 상기 홀(20)의 하부를 채우는 형상을 가질 수 있다. 이 경우, 후속 공정들을 동일하게 진행함으로써, 도 2에 도시된 커패시터를 제조할 수 있다.
이와 같이, 상기 제1 하부 전극막(22)이 제거되는 부위를 조절함으로써, 제2 하부 전극 패턴이 형성되는 위치를 조절할 수 있다.
도 8을 참조하면, 상기 홀(20)의 측벽, 제1 하부 전극 패턴(22a)의 상부면 및 몰드막(14) 상에 컨포멀하게 시드막(24)을 형성한다. 상기 시드막(24) 상에 컨포멀하게 제2 하부 전극막(26)을 형성한다.
예시적인 실시예에서, 상기 시드막(24)은 금속 질화물을 포함할 수 있다. 상기 제2 하부 전극막(26)은 선택적 증착 공정을 통해 상기 시드막 상에만 선택적으로 증착될 수 있다.
일 예로, 상기 시드막(24)은 상기 제1 하부 전극 패턴(22a)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 시드막(24)은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 시드막(24)은 상기 제2 하부 전극막(26)을 선택적으로 증착하기 위한 접착막으로 제공될 수 있다.
상기 제2 하부 전극막(26)은 상기 시드막(24)보다 두꺼운 두께를 가질 수 있다. 상기 제2 하부 전극막(26)은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다. 상기 제2 물질은 이를 하부 전극으로 사용하였을 때 상기 제1 물질에 비해 커패시터의 정전 용량이 상승되는 물질일 수 있다. 상기 제2 물질은 상기 제1 물질보다는 높은 밴딩 스트레스를 가질 수 있다.
예시적인 실시예에서, 상기 제2 물질은 니오븀 질화물, 니오븀, ITO(indium tin oxide), 루테늄(Ru) 등을 들 수 있다.
예시적인 실시예에서, 상기 제2 하부 전극막(26)은 원자층 증착(atomic layer deposition, ALD)을 통해 형성할 수 있다. 상기 제2 하부 전극막(26)을 형성하는 증착 공정은 약 400℃ 내지 650℃의 온도 하에서 수행할 수 있다. 상기 제2 하부 전극막(26)의 증착 공정이 400℃이하에서 수행되면 막이 증착되기 어려우며, 650℃이상에서 수행되면 하부에 형성된 구조물들에 열적 버짓(budget)이 가해질 수 있다.
도 9를 참조하면, 상기 제2 하부 전극막(26) 상에 상기 홀(20)의 내부를 완전하게 채우는 제3 하부 전극막(28)을 형성한다. 상기 제3 하부 전극막(28)은 상기 제1 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 하부 전극막(28)은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함할 수 있다.
도 10을 참조하면, 상기 몰드막(14) 상부면 상에 형성된 상기 제3 하부 전극막(28), 제2 하부 전극막(26) 및 시드막(24)의 상부를 에치백 공정을 통해 제거한다. 따라서, 상기 제1 하부 전극 패턴(22a)상에 상기 홀(20)의 내부를 채우는 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 형성한다.
도 11을 참조하면, 상기 몰드막(14)을 제거한다. 상기 몰드막(14)의 제거 공정은 등방성 식각 공정을 포함할 수 있다.
상기 제거 공정에서 상기 몰드막 측벽 상의 예비 시드막 패턴(24a) 이 함께 제거되어 상기 제2 하부 전극 패턴(26a)의 외측벽이 노출될 수 있다. 또한, 상기 제거 공정에서 상기 제1 하부 전극 패턴(22a)의 외측벽의 일부가 약간 제거될 수 있다.
따라서, 제1 하부 전극 패턴(22a), 시드막 패턴(24b), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 포함하는 하부 전극 구조물(30)이 형성될 수 있다. 상기 하부 전극 구조물(30)이 외측벽에는 제1 하부 전극 패턴(22a) 및 제2 하부 전극 패턴(26a)이 노출될 수 있다.
도 12를 참조하면, 상기 하부 전극 구조물(30)의 측벽 및 상부면과 하부 구조물(12) 상에 균일한 두께로 유전막(40)을 형성한다. 상기 유전막(40)은 고유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, 상기 유전막은 HfO2, ZrO2,TiO2, TaO 또는, La2O3를 포함할 수 있다.
예시적인 실시예에서, 상기 유전막(40)은 원자층 증착 공정을 통해 형성할 수 있다.
도 13을 참조하면, 상기 유전막(40) 상에 상부 전극(42)을 형성 한다.
상기 상부 전극(42)은 예를들어, 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물, Nb, NbN, ITO(indium tin oxide), Ta doped SnO2, Nb doped SnO2, Sb doped SnO2, V doped SnO2 에서 선택된 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 상기 상부 전극(42)은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD) 공정에 의해 증착될 수 있다.
상기 공정을 통해, 도 1에 도시된 커패시터를 제조할 수 있다.
도 14 및 도 15는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는 도 3에 도시된 커패시터의 제조 방법을 설명한다.
먼저, 도 4 및 도 5를 참조로 설명한 공정을 동일하게 수행한다. 이 후, 도 7을 참조로 설명한 공정을 수행함으로써, 몰드막에 포함된 홀의 하부를 채우는 제1 하부 전극 패턴(22a)을 형성한다.
도 14를 참조하면, 상기 홀(20)의 상부 측벽, 제1 하부 전극 패턴(22a) 및 몰드막(14) 상에 컨포멀하게 시드막을 형성한다. 상기 시드막 상에 컨포멀하게 제2 하부 전극막을 형성한다. 상기 제2 하부 전극막 상에 상기 홀(20)의 내부를 완전하게 채우는 제3 하부 전극막을 형성한다.
이 후, 상기 몰드막(14) 상부면 상에 형성된 상기 제3 하부 전극막 제2 하부 전극막 및 시드막을 에치백 공정을 통해 제거한다. 따라서, 상기 제1 하부 전극 패턴(22a) 상에 상기 홀(20)을 채우는 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 형성한다.
상기 설명한 공정은 도 8 내지 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 15를 참조하면, 상기 홀(20)의 상부에 형성된 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 제거한다. 상기 제거 공정은 에치백 공정을 포함할 수 있다. 따라서, 상기 홀(20)의 중간 부위에 상기 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)이 형성될 수 있다.
다음에, 상기 몰드막(14), 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a) 상에 상기 홀(20)의 내부를 채우도록 제4 하부 전극막을 형성한다. 상기 몰드막(14)이 노출되도록 상기 제4 하부 전극막을 에치백하여, 상기 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a) 상에 상기 홀(20)의 내부를 채우는 제4 하부 전극 패턴(29)을 형성한다.
상기 제4 하부 전극 패턴(29)은 상기 제3 하부 전극 패턴(28a)과 실질적으로 동일한 물질을 포함할 수 있다. 따라서, 상기 제3 및 제4 하부 전극 패턴(28a, 29)은 하나의 전극 패턴으로 병합될 수 있다.
이 후, 도 11 내지 도 13을 참조로 설명한 것과 실질적으로 동일한 공정을 수행함으로써, 도 3에 도시된 커패시터를 형성할 수 있다.
도 16은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 16에 도시된 커패시터는 하부 전극 구조물에서 제1 하부 전극 패턴이 구비되지 않는 것을 제외하고는 도 1 및 도 2에 도시된 커패시터와 동일하다. 그러므로, 중복되는 설명은 생략하고 하부 전극 구조물에 대해서만 주로 설명한다.
도 16을 참조하면, 하부 전극 구조물(30b)은 시드막 패턴(24b), 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a), 상기 제1 물질을 포함하는 제3 하부 전극 패턴(28a)을 포함할 수 있다.
상기 시드막 패턴(24b)은 상기 몰드막에 포함된 홀의 저면 상에 구비될 수 있다. 상기 제2 하부 전극 패턴(26a)은 상기 시드막 패턴(24b) 상부면, 상기 몰드막에 포함된 홀의 측벽을 따라 형성되며, 실린더 형상을 가질 수 있다. 상기 제3 하부 전극 패턴(28a)은 상기 제2 하부 전극 패턴(26a) 상에 형성되며, 상기 제2 하부 전극 패턴의 실린더의 내부를 완전하게 채울 수 있다.
따라서, 상기 하부 전극 구조물(30b)의 외측벽에는 상기 제2 하부 전극 패턴(26a)이 노출될 수 있다. 상기 하부 전극 구조물(30b)의 외측벽에는 상기 제2 물질이 노출될 수 있다.
도 16에 도시된 커패시터는 다음과 같이 제조할 수 있다.
먼저, 도 4 및 도 5를 참조로 설명한 공정을 수행한다. 이 후, 제1 하부 전극 패턴을 형성하는 공정을 수행하지 않고, 바로 도 8 내지 도 13을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 도 16에 도시된 커패시터를 형성할 수 있다.
도 17은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 18은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 17을 참조하면, 커패시터는 하부 전극 구조물(66), 유전막(40) 및 상부 전극(42)을 포함한다.
상기 하부 전극 구조물(66)은 상기 제1 물질을 포함하는 제1 하부 전극 패턴(60a) 및 상기 제2 물질을 포함하는 제2 하부 전극 패턴(62a)을 포함할 수 있다. 상기 하부 전극 구조물(66)은 몰드막에 형성되는 홀 내부에 형성될 수 있으며, 상기 홀 내부의 형상과 동일한 형상을 가질 수 있다. 각각의 상기 제1 및 제2 물질은 도 1 및 도 2를 참조로 설명한 것과 동일할 수 있다.
상기 하부 전극 구조물(66)에서, 상기 제1 하부 전극 패턴(60a)은 필라 형상을 가질 수 있다. 상기 제1 하부 전극 패턴(60a)은 제1 부위(1) 및 제2 부위(2)를 포함할 수 있다. 상기 제1 부위(1)는 상기 제2 하부 전극 패턴(62a)이 형성되지 않는 측벽을 포함하는 부위이고, 상기 제2 부위(2)는 상기 제2 하부 전극 패턴(62a)이 형성되는 측벽을 포함하는 부위일 수 있다. 상기 제1 부위(1)는 상기 제1 하부 전극 패턴(60a)의 하부 및 중간 부위일 수 있고, 상기 제2 부위(2)는 상기 제1 하부 전극 패턴(60a)의 상부일 수 있다. 상기 제1 하부 전극 패턴(60a)의 제1 부위(1)의 폭은 상기 제2 하부 전극 패턴(62a)의 제2 부위(2)의 폭보다 더 클 수 있다.
상기 제2 하부 전극 패턴(62a)은 상기 홀의 상부 측벽 상에 형성될 수 있다. 상기 제2 하부 전극 패턴(62a)은 상기 제1 하부 전극 패턴(60a)의 제2 부위(2)의 측벽 상에 형성될 수 있다.
예시적인 실시예에서, 도 17에 도시된 것과 같이, 상기 제2 하부 전극 패턴(62a)은 위치에 따라 다른 두께를 가지도록 형성될 수 있다. 일 예로, 상기 제2 하부 전극 패턴(62a)은 상부에서 하부로 갈수록 얇은 두께를 가질 수 있다.
예시적인 실시예에서, 도 18에 도시된 것과 같이, 상기 제2 하부 전극 패턴(62a)은 위치에 따라 균일한 두께로 형성될 수 있다.
따라서, 상기 하부 전극 구조물(66)의 외측벽에는 상기 제1 하부 전극 패턴(60a) 및 제2 하부 전극 패턴(62a)이 노출될 수 있다. 즉, 상기 하부 전극 구조물(66)의 외측벽에는 제1 물질 및 제2 물질이 노출될 수 있고, 특히 상기 하부 전극 구조물(66)의 상부 측벽 상에는 상기 제2 물질을 포함하는 제2 하부 전극 패턴(62a)이 노출될 수 있다.
상기 하부 전극 구조물(66)은 상기 홀 내부 측벽과 동일한 측벽 프로파일을 가질 수 있다. 따라서, 상기 하부 전극 구조물(66)의 측벽은 돌출되거나 리세스되는 부위가 없을 수 있다. 예를들어, 상기 제2 하부 전극 패턴(62a)이 형성되는 부위에서 상기 하부 전극 구조물(66)의 측벽이 돌출되지 않을 수 있다. 한편, 상기 제1 하부 전극 패턴(60a)의 제2 부위(2)의 폭은 상기 제1 하부 전극 패턴(60a)의 제1 부위(1)의 폭보다 작을 수 있다. 상기 제1 하부 전극 패턴(60a)의 제2 부위(2)의 폭은 상기 제2 하부 전극 패턴(62a)의 두께에 따라 달라질 수 있다. 상기 제2 하부 전극 패턴(62a)의 두께가 증가될수록 상기 제1 하부 전극 패턴(60a)의 제2 부위(2)의 폭이 감소될 수 있다. 또한, 상기 제1 하부 전극 패턴(60a)의 제2 부위(2)의 폭은 위치에 따라 동일하거나 또는 위치에 따라 다를 수 있다.
상기 제2 물질을 포함하는 제2 하부 전극 패턴(62a)의 위치는 상기 하부 전극 구조물(66)의 상부에 한정되지 않는다. 즉, 상기 제2 물질을 포함하는 제2 하부 전극 패턴(62a)이 형성되는 위치는 다양하게 변경될 수 있다.
도 19는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다. 도 20은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 19에 도시된 커패시터는 상기 제2 하부 전극 패턴(62a)이 하부 전극 구조물(66)의 하부 측벽에 위치하는 것을 제외하고는 도 18에 도시된 커패시터와 동일하다.
즉, 상기 제2 하부 전극 패턴(62a)은 상기 제1 하부 전극 패턴(60a)의 하부 측벽에 위치할 수 있다. 상기 제2 하부 전극 패턴(62a)은 균일한 두께로 형성되거나 또는 위치에 따라 다른 두께를 가지도록 형성될 수 있다.
도 20은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 20에 도시된 커패시터는 상기 제2 하부 전극 패턴(62a)이 하부 전극 구조물(66)의 중간의 측벽에 위치하는 것을 제외하고는 도 18에 도시된 커패시터와 동일하다.
즉, 상기 제2 하부 전극 패턴(62a)은 상기 제1 하부 전극 패턴(60a)의 중간의 측벽에 위치할 수 있다. 상기 제2 하부 전극 패턴(62a)은 균일한 두께로 형성되거나 또는 위치에 따라 다른 두께를 가지도록 형성될 수 있다.
도 21 내지 도 24는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 4를 참조로 설명한 공정을 수행한다.
도 21을 참조하면, 상기 몰드막(14)의 상부면 및 홀(20)의 상부 측벽 상에 시드막(64)을 형성한다. 상기 시드막(64)은 금속 질화물을 포함할 수 있다. 일 예로, 상기 시드막(64)은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 시드막(64)은 제2 하부 전극막(62)을 형성하기 위한 접착막으로 제공될 수 있다.
상기 시드막(64)은 스텝커버러지 특성이 양호하지 않은 증착 공정을 통해 형성할 수 있다. 예를들어, 상기 시드막(64)은 물리기상 증착 공정을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 홀(20)의 상부 측벽 상에 형성되는 시드막(64)은 위치에 따라 두께가 다를 수 있다. 일 예로, 상기 시드막(64)은 홀(20)의 상부로부터 하부로 갈수록 상기 시드막(64)의 두께가 얇아질 수 있다.
이 후, 상기 시드막(64) 상에 선택적으로 상기 제2 물질을 포함하는 제2 하부 전극막(62)을 형성한다. 상기 제2 하부 전극막(62)은 상기 시드막 상(64)에만 선택적으로 증착될 수 있다. 따라서, 상기 제2 하부 전극막(62)은 상기 홀(20)의 상부 측벽 상에만 형성될 수 있다.
예시적인 실시예에서, 상기 제2 하부 전극막(62)은 원자층 증착 공정을 통해 형성할 수 있다.
도 22를 참조하면, 상기 제2 하부 전극막(62) 상에 상기 홀(20)의 내부를 채우도록 상기 제1 물질을 포함하는 제1 하부 전극막(60)을 형성한다.
예시적인 실시예에서, 상기 제1 하부 전극막(60)은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD) 공정에 의해 증착할 수 있다.
도 23을 참조하면, 상기 몰드막(14) 상부면 상에 형성된 상기 제1 하부 전극막(60), 시드막(64) 및 제2 하부 전극막(62) 상부를 에치백 공정을 통해 제거한다. 따라서, 상기 홀(20)의 내부를 채우는 제1 하부 전극 패턴(60a), 시드막 패턴(64a) 및 제2 하부 전극 패턴(62a)을 형성한다.
도 24를 참조하면, 상기 몰드막(14)을 제거한다. 상기 몰드막(14)의 제거 공정은 등방성 식각 공정을 포함할 수 있다.
상기 제거 공정에서 상기 홀(20)의 측벽 상에 형성된 상기 시드막 패턴(64a)이 함께 제거되어 상기 제2 하부 전극 패턴(62a)의 외측벽이 노출될 수 있다. 상기 제거 공정에서 상기 제1 하부 전극 패턴(60a)의 외측벽의 일부가 약간 제거될 수 있다. 따라서, 제1 하부 전극 패턴(60a) 및 제2 하부 전극 패턴(62a)을 포함하는 하부 전극 구조물(66)이 형성될 수 있다. 상기 하부 전극 구조물(66)의 외측벽에는 제1 하부 전극 패턴(60a) 및 제2 하부 전극 패턴(62a)이 노출될 수 있다.
이 후, 도 12 및 도 13을 참조로 설명한 공정과 동일한 공정을 수행하여 유전막 및 상부 전극을 형성한다. 따라서, 도 17에 도시된 커패시터를 제조할 수 있다.
도 25 내지 도 28는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 기판(10) 상에 하부 구조물(12)을 형성한다.
상기 하부 구조물(12) 상에 제1 몰드막(13a) 및 제2 몰드막(13b)을 포함하는 몰드막 구조물(13)을 형성한다. 상기 제1 몰드막(13a)은 상기 제1 몰드막(13a)의 표면 상에 후속 공정에서 제2 하부 전극막이 증착되지 않도록 하는 절연 물질을 포함할 수 있다. 한편, 상기 제2 몰드막(13b)은 상기 제2 몰드막(13b)의 표면 상에 상기 제2 하부 전극막이 선택적으로 증착될 수 있는 절연 물질을 포함할 수 있다. 상기 제2 몰드막(13b)은 질화물을 포함할 수 있고, 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 제1 몰드막(13a)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제2 몰드막(13b)은 제2 하부 전극 패턴이 형성되기 위한 부위에 위치할 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 상기 제1 몰드막(13a) 상에 제2 몰드막(13b)이 형성될 수 있고, 이 경우, 상기 제2 하부 전극 패턴은 하부 전극 구조물의 상부 측벽에 형성될 수 있다.
도 26을 참조하면, 상기 몰드막 구조물(13)의 일부분을 식각하여 상기 몰드막 구조물(13)을 관통하는 홀(20)을 형성한다.
상기 제2 몰드막(13b)의 상부면 및 상기 제2 몰드막(13b)이 노출되는 상기 홀(20)의 상부 측벽 상에 선택적으로 상기 제2 물질을 포함하는 제2 하부 전극막(70)을 증착한다.
도 27을 참조하면, 상기 홀(20)의 내부를 채우도록 상기 제1 물질을 포함하는 제1 하부 전극막을 형성한다.
이 후, 상기 몰드막 구조물(13) 상부면 상에 형성된 상기 제1 하부 전극막 및 제2 하부 전극막 상부를 에치백 공정을 통해 제거한다. 따라서, 상기 홀(20)의 내부에는 제1 하부 전극 패턴(60a) 및 제2 하부 전극 패턴(62a)을 포함하는 하부 전극 구조물(66)이 형성된다.
이와 같이, 상기 제1 하부 전극 패턴(60a)의 상부 측벽에는 상기 제2 하부 전극 패턴(62a)이 형성될 수 있다.
도 28을 참조하면, 상기 몰드막 구조물(13)을 제거한다. 상기 몰드막 구조물(13)의 제거 공정은 등방성 식각 공정을 포함할 수 있다.
이 후, 도 12 및 도 13을 참조로 설명한 공정과 동일한 공정을 수행하여 도 18에 도시된 것과 같이, 유전막(40) 및 상부 전극(42)을 형성한다. 따라서, 도 18에 도시된 커패시터를 제조할 수 있다.
한편, 상기 몰드막 구조물 내에 제2 몰드막의 위치를 변경함으로써, 하부 전극 패턴이 형성되는 위치를 변경할 수 있다.
도 29는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 29를 참조하면, 기판(10) 상에 하부 구조물(12)을 형성한다.
상기 하부 구조물(12) 상에 제2 몰드막(13b)을 먼저 형성하고, 상기 제2 몰드막(13b) 상에 제1 몰드막(13a)이 형성하여 몰드막 구조물을 형성한다. 이 경우, 상기 제2 하부 전극막은 상기 제2 몰드막(13b)이 형성된 부위에 선택적으로 증착되고, 이에 따라 상기 하부 전극 구조물의 하부 측벽에 상기 제2 하부 전극 패턴(62a, 도 19 참조)이 형성될 수 있다.
상기 몰드막 구조물을 형성한 이 후에, 도 26 내지 도 28을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 19에 도시된 커패시터를 제조할 수 있다.
도 30은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 30을 참조하면, 기판(10) 상에 하부 구조물(12)을 형성한다. 상기 하부 구조물(12) 상에 제1 몰드막(13a)을 형성하고, 상기 제1 몰드막 상에 제2 몰드막(13b)을 형성하고, 상기 제2 몰드막(13b) 상에 제1 몰드막(13a)을 형성한다. 따라서, 상기 제1 몰드막(13a), 제2 몰드막(13b) 및 제1 몰드막(13a)이 적층되는 몰드막 구조물을 형성한다. 이 경우, 상기 제2 하부 전극막은 상기 제2 몰드막이 형성된 부위에 선택적으로 증착되고, 이에 따라 상기 하부 전극 구조물의 중간 부위의 측벽에 상기 제2 하부 전극 패턴(62a, 도 20 참조)이 형성될 수 있다.
상기 몰드막 구조물을 형성한 이 후에, 도 26 내지 도 28을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 20에 도시된 커패시터를 제조할 수 있다.
이하에서는 상기 커패시터가 셀 커패시터로 제공되는 디램 소자에 대해 설명한다.
도 31은 예시적인 실시예들에 따른 디램 소자의 레이아웃을 나타내는평면도이다. 도 32는 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도면의 복잡을 피하기 위하여, 도 31에는 셀 커패시터의 하부 전극 상의 구조는 도시되지 않는다. 도 32는 도 31의 I-I' 부위의 단면도이다.
도 31 및 32를 참조하면, 디램 소자는 기판(100) 상에 형성될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함하는 웨이퍼(wafer)일 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 웨이퍼 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 웨이퍼일 수 있다.
상기 디램 소자는 선택 트랜지스터들, 셀 커패시터들 및 비트 라인 구조물(120)이 포함될 수 있다. 디램 소자의 단위 메모리 셀에는 하나의 선택 트랜지스터 및 하나의 셀 커패시터를 포함할 수 있다.
상기 기판(100)에는 소자 분리막(102)이 구비될 수 있다. 상기 소자 분리막(102) 사이의 기판(100)은 액티브 영역(104)으로 정의될 수 있다.
상기 기판(100)에는 상기 기판(100) 상부면과 평행한 제1 방향(X)으로 연장되는 게이트 트렌치가 구비될 수 있다. 상기 게이트 트렌치 내부에는 게이트 구조물(106)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(106)은 게이트 절연막, 게이트 전극 및 캡핑 절연 패턴을 포함할 수 있다. 상기 게이트 구조물(106)은 상기 제1 방향(X)으로 연장될 수 있다. 상기 제이트 구조물(106)은 상기 기판(100) 표면과 수평하고 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 복수 개로 형성될 수 있다.
상기 게이트 구조물들(106) 사이의 액티브 영역(104)의 상부에는 소오스/드레인 영역으로 제공되는 제1 및 제2 불순물 영역(도시안됨)이 구비될 수 있다. 상기 게이트 구조물(106) 및 제1 및 제2 불순물 영역은 선택 트랜지스터로 제공될 수 있다.
상기 액티브 영역(104), 소자 분리막(102) 및 게이트 구조물(106) 상에, 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 적층될 수 있다. 예를 들어, 상기 제1 절연 패턴(110)은 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제2 절연 패턴(112)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다.
상기 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 형성되지 않는 기판(100)의 일부 부위에는 리세스가 포함될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 제2 절연 패턴(112) 및 리세스 상에 비트 라인 구조물(120)이 구비될 수 있다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)을 포함할 수 있다. 상기 도전 패턴(120a)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 상기 비트 라인 구조물(120)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)가 구비될 수 있다. 도시하지는 않았지만, 상기 스페이서는 복수의 스페이서들이 측방으로 적층된 구조를 가질 수 있다.
상기 비트 라인 구조물들(120) 사이를 채우는 제1 층간 절연막(도시안됨)이 구비될 수 있다.
상기 제1 층간 절연막, 제2 절연 패턴(112) 및 제1 절연 패턴(110)을 관통하여 상기 제2 불순물 영역과 접촉하는 콘택 플러그(130) 및 랜딩 패드(132)가 구비될 수 있다. 상기 콘택 플러그(130)는 상기 비트 라인 구조물들(120) 사이에 배치될 수 있다. 상기 랜딩 패드(132)는 상기 콘택 플러그(130) 상에 형성될 수 있다. 상기 랜딩 패드들(132) 사이에는 절연 패턴(134)이 구비될 수 있다.
상기 랜딩 패드(132), 절연 패턴(134) 및 제1 층간 절연막 상에 식각 저지막(200)이 구비될 수 있다. 상기 식각 저지막(200)을 관통하여 상기 랜딩 패드(132)와 접하는 셀 커패시터(50)가 구비될 수 있다.
상기 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 셀 커패시터(50)는 하부 전극 구조물(30), 유전막(40), 상부 전극(42)을 포함할 수 있다. 추가적으로, 상기 하부 전극 구조물(30)의 측벽 상에 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)이 구비될 수 있다. 상기 하부 전극 구조물(30)의 하부면은 상기 랜딩 패드(132)와 접할 수 있다.
상기 유전막(40)은 상기 하부 전극 구조물(30), 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)의 외부 표면을 따라 컨포멀하게 형성될 수 있다. 상기 상부 전극(42)은 상기 유전막(40) 상에 형성될 수 있다.
상기 하부 전극 구조물(30)은 상기 설명한 예시적인 실시예들에 따른 커패시터의 하부 전극 구조물들 중 어느 하나와 동일한 형상을 가질 수 있다. 즉, 상기 셀 커패시터는 도 1, 2, 3, 16 내지 도 20에 도시된 커패시터들 중 어느 하나와 동일한 형상을 가질 수 있다.
도 32에서는 도 1에 도시된 하부 전극 구조물(30)을 도시하였으며, 이를 참조로 설명한다.
도 32에 도시된 것과 같이, 상기 하부 전극 구조물(30)은 제1 물질을 포함하는 제1 하부 전극 패턴(22a), 시드막 패턴(24b), 상기 제2 물질을 포함하는 제2 하부 전극 패턴(26a) 및 상기 제1 물질을 포함하는 제3 하부 전극 패턴(28a)을 포함할 수 있다.
각각의 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)은 상기 하부 전극 구조물(30)의 외측벽을 서로 연결하여 지지할 수 있다. 상기 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 지지막 패턴 및 상부 지지막 패턴 중 하나만 구비되거나 또는 상기 하부 지지막 패턴 및 상부 지지막 패턴이 모두 구비되지 않을 수 있다.
상기 하부 전극 구조물(30)의 외측벽의 적어도 일부분에는 제2 물질을 포함하는 제2 하부 전극 패턴(26a)이 노출될 수 있다. 따라서, 상기 셀 커패시터는 밴딩 스트레스의 상승이 억제되고 높은 정전용량을 가질 수 있다.
도 33 내지 도 37은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 33을 참조하면, 기판(100)에 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성한다. 따라서, 상기 기판(100)은 소자 분리막(102)이 형성되는 소자 분리 영역과 소자 분리막(102) 사이의 액티브 영역(104)으로 구분될 수 있다.
상기 기판(100) 및 소자 분리막(102)의 상부를 식각하여 상기 제1 방향으로 연장되는 게이트 트렌치(도시안됨)를 형성한다. 상기 게이트 트렌치 내부에는 게이트 구조물(도시안됨)을 형성한다. 상기 게이트 구조물 양 측의 액티브 영역에는 제1 및 제2 불순물 영역(도시안됨)을 형성한다.
상기 액티브 영역, 소자 분리막(102) 및 게이트 구조물 상에, 제1 절연 패턴(110) 및 제2 절연 패턴(112)을 형성할 수 있다. 상기 제1 절연 패턴(110) 및 제2 절연 패턴(112)이 형성되지 않는 일부 기판에는 리세스(도시안됨)가 형성될 수 있다. 상기 리세스 저면에는 상기 제1 불순물 영역의 상부면이 노출될 수 있다.
상기 제2 절연 패턴(112) 및 리세스 상에 제2 방향으로 연장되는 비트 라인 구조물(120)을 형성한다. 상기 비트 라인 구조물(120)은 도전 패턴(120a), 베리어 금속 패턴(120b), 금속 패턴(120c) 및 하드 마스크 패턴(120d)의 적층 구조를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 비트 라인 구조물(120)의 측벽에는 스페이서(122)를 형성할 수 있다.
상기 비트 라인 구조물들(120)를 덮는 제1 층간 절연막(도시안됨)을 형성한다.
상기 비트 라인 구조물들(120) 사이의 제1 층간 절연막의 일부분을 식각함으로써, 기판의 제2 불순물 영역을 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부를 채우도록 콘택 플러그(130) 및 랜딩 패드(132)를 형성한다. 상기 랜딩 패드(132)들 사이에는 절연 패턴(134)을 형성한다.
도 34를 참조하면, 상기 제1 층간 절연막, 랜딩 패드(132) 및 절연 패턴(134) 상에 식각 저지막(200)을 형성한다. 상기 식각 저지막(200)은 예를들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 식각 저지막(200) 상에 하부 몰드막(202), 하부 지지막(204), 상부 몰드막(206), 상부 지지막(208)을 순차적으로 적층될 수 있다. 상기 하부 몰드막(202)과 상부 몰드막(206)은 상기 하부 지지막(204) 및 상부 지지막(208)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 하부 몰드막(202) 및 상부 몰드막(206)은 실리콘 산화물을 포함할 수 있으며, 상기 하부 지지막(204) 및 상부 지지막(208)은 실리콘 질화물을 포함할 수 있다.
상기 상부 지지막(208) 상에 커패시터 마스크 패턴(210)을 형성한다. 상기 커패시터 마스크 패턴(210)은 하부 전극 구조물들이 형성되는 부위에 위치하는 홀들을 포함할 수 있다. 상기 홀들은 허니콤 구조로 배치될 수 있다. 상기 커패시터 마스크 패턴(210)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
도 35를 참조하면, 상기 커패시터 마스크 패턴(210)을 식각 마스크로 하여 상부 지지막(208), 상부 몰드막(206), 하부 지지막(204), 하부 몰드막(202) 및 식각 저지막(200)을 식각한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 따라서, 상기 랜딩 패드(132)의 상부면을 각각 노출하는 홀들(20)이 형성될 수 있다.
상기 상부 지지막(208) 상에 상기 홀들(20) 내부를 완전하게 채우는 제1 하부 전극막을 형성한다. 상기 제1 하부 전극막은 제1 물질을 포함할 수 있다. 상기 제1 물질은 밴딩 스트레스가 작은 금속 또는 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하부 전극막은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함할 수 있다.
이 후, 상기 제1 하부 전극막의 상부를 제거하여 상기 홀(20)의 내부에 제1 하부 전극 패턴(22a)을 형성한다. 상기 제거 공정은 에치백 공정을 포함할 수 있다.
상기 제1 하부 전극 패턴(22a)을 형성하는 공정은 도 5 및 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 36을 참조하면, 상기 홀(20)의 상부 측벽, 제1 하부 전극 패턴(22a) 및 상부 지지막(208) 상에 컨포멀하게 시드막을 형성한다. 상기 시드막 상에 컨포멀하게 제2 하부 전극막을 형성한다. 상기 제2 하부 전극막 상에 상기 홀(20)의 내부를 완전하게 채우는 제3 하부 전극막을 형성한다.
예시적인 실시예에서, 상기 시드막은 금속 질화물을 포함할 수 있다. 상기 제2 하부 전극막은 상기 금속 질화물을 포함하는 시드막 상에 선택적으로 증착될 수 있다.
일 예로, 상기 시드막은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 제2 하부 전극막은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다. 상기 제2 물질은 이를 하부 전극으로 사용하였을 때 상기 제1 물질에 비해 커패시터의 정전 용량이 상승되는 물질일 수 있다. 상기 제2 물질은 상기 제1 물질보다는 높은 밴딩 스트레스를 가질 수 있다.
예시적인 실시예에서, 상기 제2 물질은 니오븀 질화물, 니오븀, ITO(indium tin oxide), 루테늄(Ru) 등을 들 수 있다.
상기 제3 하부 전극막은 상기 제1 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 하부 전극막은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함할 수 있다.
상기 시드막, 제2 하부 전극막 및 제3 하부 전극막을 형성하는 공정은 도 8 및 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 상기 상부 지지막(208) 상부면 상에 형성된 상기 제3 하부 전극막 및 제2 하부 전극막의 상부를 에치백 공정을 통해 제거한다. 따라서, 상기 제1 하부 전극 패턴(22a)상에 상기 홀(20)의 내부를 채우는 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 형성한다.
도 37을 참조하면, 상기 상부 지지막(208), 예비 시드막 패턴(24a), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a) 상에 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 상부 지지막(208)을 식각하여 상부 지지막 패턴(208a)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다. 상기 상부 지지막 패턴(208a)은 제1 개구부들을 포함할 수 있다.
이 후, 상기 상부 몰드막(206)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다.
상기 제1 마스크 패턴(230a)을 이용하여 상기 하부 지지막(204)을 식각하여 하부 지지막 패턴(204a)을 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있고, 예를들어 건식 식각 공정을 포함할 수 있다.
상기 하부 지지막 패턴(204a)은 상기 상부 지지막 패턴(208a)과 실질적으로 동일한 형상을 가질 수 있다. 상기 하부 지지막 패턴(204a)은 제2 개구부들을 포함할 수 있다. 상기 제2 개구부들은 상기 제1 개구부들과 동일한 위치에 위치할 수 있다.
이 후, 상기 하부 몰드막(202)을 제거한다. 상기 제거 공정은 등방성 식각 공정을 포함하며, 예를들어 습식 식각 공정을 포함할 수 있다. 다음에, 상기 제1 마스크 패턴(230a)을 제거한다.
상기 공정을 수행하면, 상기 하부 전극 구조물(30)을 지지하는 하부 지지막 패턴(204a) 및 상부 지지막 패턴(208a)이 형성될 수 있다. 상기 제거 공정을 수행하는 동안, 상기 상부 몰드막(206) 측벽에 노출된 예비 시드막 패턴(24a)이 함께 제거되어 상기 제2 하부 전극 패턴(26a)의 외측벽이 노출될 수 있다. 따라서, 제1 하부 전극 패턴(22a), 시드막 패턴(24b), 제2 하부 전극 패턴(26a) 및 제3 하부 전극 패턴(28a)을 포함하는 하부 전극 구조물(30)이 형성될 수 있다.
다시, 도 32를 참조하면, 상기 제1 마스크 패턴(230a)을 제거한다.
상기 하부 전극 구조물(30)의 측벽 및 상부면, 하부 지지막 패턴(204a), 상부 지지막 패턴(208a) 및 식각 저지막(200) 상에 균일한 두께로 유전막(40)을 형성한다. 상기 유전막(40)은 고유전율을 가지는 금속 산화물을 포함할 수 있으며, 예를들어, 상기 유전막(40)은 HfO2, ZrO2,TiO2, TaO 또는, La2O3를 포함할 수 있다.
상기 유전막(40) 상에 상부 전극(42)을 형성 한다.
상기 상부 전극(42)은 예를들어, 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물, Nb, NbN, ITO(indium tin oxide), Ta doped SnO2, Nb doped SnO2, Sb doped SnO2, V doped SnO2 에서 선택된 적어도 하나를 포함할 수 있다.
상기 공정에 의해, 디램 소자를 제조할 수 있다. 상기 디램 소자에서, 상기 셀 커패시터의 하부 전극 구조물의 외부 표면에 커패시터의 정전 용량이 상승되는 제1 물질이 노출됨으로써 높은 정전용량을 가질 수 있다.
한편, 다른 실시예에서, 상기 디램 소자에 포함되는 셀 커패시터는 도 2,3, 16 내지 도 20에 도시된 커패시터들 중 어느 하나일 수 있다. 상기 디램 소자는 도 29를 참조로 설명한 공정을 수행한 이 후에, 상기 식각 저지막을 형성하고, 각 실시예들에 따른 커패시터 형성 공정을 동일하게 수행함으로써 디램 소자를 제조할 수 있다.
10 : 기판 12 : 하부 구조물(12)
14 : 몰드막 20 : 홀
22a : 제1 하부 전극 패턴 24b : 시드막 패턴
26a: 제2 하부 전극 패턴 28a : 제3 하부 전극 패턴
29 : 제4 하부 전극 패턴 30 : 하부 전극 구조물
40 : 유전막 42 : 상부 전극

Claims (10)

  1. 금속을 포함하는 제1 물질을 포함하는 제1 하부 전극 패턴 및 상기 제1 물질과 다른 제2 물질을 포함하는 제2 하부 전극 패턴을 포함하고, 외부 측벽에 상기 제1 물질 및 제2 물질이 노출되고, 필라 형상을 가지는 하부 전극 구조물;
    상기 하부 전극 구조물 상에 구비되는 유전막; 및
    상기 유전막 상에 구비되는 상부 전극을 포함하는 커패시터.
  2. 제1항에 있어서, 상기 제1 물질은 상기 제2 물질보다 밴딩 스트레스(bending stress)가 작은 금속 또는 금속 질화물을 포함하는 커패시터.
  3. 제1항에 있어서, 상기 제2 물질과 상기 유전막이 접하는 부위에서의 정전용량은 상기 제1 물질과 상기 유전막이 접하는 부위에서의 정전용량보다 높은 커패시터,
  4. 제1항에 있어서, 상기 제1 물질은 티타늄 질화물(TiN) 또는 티타늄(Ti)을 포함하고, 상기 제2 물질은 니오븀 질화물, 니오븀, ITO(indium tin oxide) 또는 루테늄(Ru)을 포함하는 커패시터.
  5. 제1항에 있어서, 상기 하부 전극 구조물에서, 상기 제1 물질의 부피는 상기 제2 물질보다 부피보다 더 큰 커패시터.
  6. 제1항에 있어서, 상기 제1 하부 전극 패턴은 필라 형상을 가지고, 상기 제2 하부 전극 패턴은 상기 제1 하부 전극 패턴의 상부면 상에 형성되고 실린더 형상을 가지는 커패시터.
  7. 제6항에 있어서, 상기 하부 전극 구조물에는 상기 제2 하부 전극 패턴 상에 구비되고, 상기 제2 하부 전극 패턴의 실린더를 채우고 상기 제1 물질을 포함하는 제3 하부 전극 패턴을 더 포함하는 커패시터.
  8. 제6항에 있어서, 상기 하부 전극 구조물에서 상기 제1 하부 전극 패턴 및 제2 하부 전극 구조물 사이에 시드막 패턴이 더 구비되는 커패시터.
  9. 제1항에 있어서, 상기 제1 하부 전극 패턴은 필라 형상을 가지고, 상기 제2 하부 전극 패턴은 상기 제1 하부 전극 패턴의 외측벽의 일부분 상에 형성되는 커패시터.
  10. 제9항에 있어서, 상기 제1 하부 전극 패턴은 상기 제2 하부 전극 패턴이 형성되지 않는 외측벽을 포함하는 제1 부위 및 상기 제2 하부 전극 패턴이 형성되는 외측벽을 포함하는 제2 부위를 포함하고, 상기 제2 부위의 내부폭은 상기 제1 부위의 내부폭보다 좁은 커패시터.
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