KR100587043B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 노드 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다. 본 발명의 반도체 소자의 캐패시터 형성방법은, 비트라인들이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 비트라인들 사이의 층간절연막 부분 내에 플러그를 형성하는 단계; 상기 플러그를 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막에 상기 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제1산화막 및 콘택홀 내벽 상에 폴리실리콘막과 질화막을 차례로 증착하는 단계; 상기 질화막 및 폴리실리콘막이 증착된 콘택홀 내에 제2산화막을 매립시키는 단계; 상기 폴리실리콘막이 분리되도록, 상기 비트라인 상부의 질화막 및 폴리실리콘막 부분을 식각하는 단계; 상기 제1 및 제2산화막을 제거하는 단계; 상기 폴리실리콘막을 성장시켜, 스토리지 노드 전극을 형성하는 단계; 상기 질화막을 제거하는 단계; 및 상기 스토리지 노드 전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1c는 종래 MPS(Meta-stable Poly Silicon) 공정을 이용한 캐패시터 형성방법에서의 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 실리콘 기판 12 : 비트라인
12a : 비트라인용 폴리실리막 12b : 비트라인용 텅스텐 실리사이드막
13 : 버퍼용 산화막 14 : 하드 마스크용 질화막
15 : 스페이서 16 : 층간절연막
17 : 캐패시터용 플러그 18 : 제1산화막
19 : 콘택홀 20 : 스토리지 노드 전극용 폴리실리콘막
21 : 질화막 22 : 제2산화막
23 : 마스크 패턴 24 : 스토리지 노드 전극
25 : 유전체막 26 : 플레이트 전극
30 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, MPS(Meta-stable Poly Silicon) 공정을 수행하는 것에 의해 이웃하는 스토리지 노드 전극들간의 브릿지(bridge) 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는, 소위, 스토리지 노드 전극과 플레이트 전극으로 불리우는 캐패시터 전극들 사이에 유전체막이 개재된 구조로서, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 필수적이다.
그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에, 고용량의 캐패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를들어, 유전체막의 재질로 탄탈륨산화막(Ta2O5)를 이용하는 것은 유전율을 증가시키는 것에 의해 캐패시터 용량을 증가시킨 하나의 방법이며, 핀(Fin) 구조, 스택(Stack) 구조 및 원통(Cylinder) 구조 등으로 캐패시터 전극을 형성하는 것은 전극의 표면적을 넓혀 캐패시터 용량을 증가시킨 하나의 형태이다. 특히, 상기한 구조들 중에서 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 이러한 실린더 구조로 제작되고 있다.
또한, 전극의 표면적을 넓히기 위한 기술로서, 최근에는 MPS(Meta-stable Poly Silicon) 공정이 수행되고 있다. 상기 MPS 공정은 전극의 재질로 사용되는 폴리실리콘막을 열처리하여 결정 성장이 이루어지도록 함으로써, 전극의 표면적이 증가되도록 하는 공정이다.
그러나, MPS 공정을 이용한 종래의 캐패시터 형성방법은, 폴리실리콘막의 결정 성장을 통해 전극의 표면적을 넓힐 수 있다는 잇점은 있으나, 도 1a에 도시된 바와 같이, 스토리지 노드 전극용 폴리실리콘막(8)의 끝부분에 뾰족한 형상의 첨점(A)이 발생되기 때문에, 이러한 상태로 MPS 공정을 적용하게 되면, 도 1b에 도시된 바와 같이, 상기 첨점 부분의 떨어짐(broken) 현상이 발생하게 되고, 이렇게 떨어져 나간 폴리실리콘막(B)으로 인하여, 이웃하는 스토리지 전극들(8a)간의 브릿지(bridge)가 초래되는 문제점이 있다.
도 1a 및 도 1b에서, 미설명된 도면부호 1은 실리콘 기판, 2는 비트라인, 2a는 비트라인용 폴리실리콘막, 2b는 비트라인용 텅스텐 실리사이드막, 3은 버퍼용 산화막, 4는 하드 마스크용 질화막, 5는 스페이서, 6은 층간절연막, 7은 캐패시터용 플러그를 각각 나타낸다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 이웃하는 스토리지 노드 전극들간의 브릿지를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 비트라인들이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 실리콘 기판의 상기 비트라인들 사이를 노출시킨 후 상기 실리콘 기판의 노출된 부분과 접촉되는 플러그를 형성하는 단계; 상기 플러그를 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 제1산화막에 상기 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제1산화막 및 콘택홀 내벽 상에 폴리실리콘막과 질화막을 차례로 증착하는 단계; 상기 질화막 및 폴리실리콘막이 증착된 상기 콘택홀 내에 제2산화막을 매립시키는 단계; 상기 폴리실리콘막이 분리되도록 상기 제 1 산화막 상의 상기 비트라인과 대응하는 부분의 질화막 및 폴리실리콘막을 식각하는 단계; 상기 제1 및 제2산화막을 제거하는 단계; 상기 폴리실리콘막의 노출된 표면에 돌출부을 성장시켜 표면적을 증가시킨 스토리지 노드 전극을 형성하는 단계; 상기 질화막을 제거하는 단계; 및 상기 스토리지 노드 전극 상에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
본 발명에 따르면, 스토리지 노드 전극용 폴리실리콘막 상에 질화막을 증착함으로써, 상기 스토리지 노드 전극용 폴리실리콘막의 상부 끝부분에서 첨점이 발생되는 것을 방지할 수 있고, 이에 따라, 후속의 MPS 공정시, 상기 폴리실리콘막의 끝부분에서 떨어짐 현상이 발생되는 것을 방지할 수 있기 때문에, 그 결과로, 이웃 하는 스토리지 노드 전극들간의 브릿지 현상을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(11) 상에 공지된 제조 공정을 통해 비트라인들(12)을 형성하고, 상기 비트라인(12)의 측벽에 질화막 재질의 스페이서(15)를 형성한다. 여기서, 상기 비트라인(12)은 폴리실리콘막(12a)과 텅스텐 실리사이드막(12b)의 적층 구조로 이루어지며, 특히, 버퍼용 산화막(13)과 질화막 재질의 하드 마스크(14)를 이용한 식각 공정으로 형성한다.
계속해서, 비트라인들(12)이 형성된 실리콘 기판(11) 상에 층간절연막(16)을 형성하고, 상기 층간절연막(16)의 소정 부분, 예컨데, 비트라인들(12) 사이 부분을 식각하여 캐패시터용 플러그가 형성될 영역을 한정하는 콘택홀을 형성한 후, 상기 콘택홀 내에 캐패시터용 플러그(17)를 형성시킨다. 그런다음, 캐패시터용 플러그(17)를 포함한 층간절연막(16) 상에 제1산화막(18)을 형성하고, 상기 제1산화막(18)의 일부분을 식각하여, 상기 캐패시터용 플러그(17)를 노출시키는 콘택홀(19)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 제1산화막(18) 상부 및 콘택홀(19)의 내벽에 스토리지 노드 전극용 폴리실리콘막(20)을 증착하고, 연이어서, 상기 스토리지 노드 전극용 폴리실리콘막(20) 상에 50 내지 1,000Å 두께로 질화막(21)을 증 착한다. 그런다음, 상기 결과물 상에 콘택홀(19)이 완전히 매립될 정도의 충분한 두께로 제2산화막(22)을 증착하고, 이어서, 상기 제2산화막(22)을 에치백하거나, 또는, 화학적기계연마(Chemical Mechanical Polishing) 공정으로 연마하여 상기 질화막(21)을 노출시킨다.
다음으로, 도 2c에 도시된 바와 같이, 제2산화막(22) 및 질화막(21) 상에 캐패시터 형성 영역을 가리는 마스크 패턴(23)을 형성하고, 상기 마스크 패턴(23)을 이용한 식각 공정으로 노출된 질화막 부분 및 그 하부의 폴리실리콘막 부분을 식각한다.
다음으로, 마스크 패턴을 제거한 상태에서, 도 2d에 도시된 바와 같이, 딥 아웃(dip out) 공정을 수행하여 제1 및 제2산화막을 제거하고, 이어서, 도 2e에 도시된 바와 같이, 노출된 스토리지 노드 전극용 폴리실리콘막에 대한 MPS 공정을 수행하여 소망하는 표면적으로 갖는 스토리지 노드 전극(24)을 형성한다.
여기서, 상기 제1 및 제2산화막의 딥 아웃(dip out) 공정시, 상기 스토리지 노드 전극용 폴리실리콘막의 상부 끝부분은 질화막(21)에 의해 덮혀져 있으므로, 뾰족한 형상의 첨점이 발생되지 않는다. 이에 따라, MPS 공정시에 상기 질화막(21)에 의해 상기 폴리실리콘막의 상부 끝부분이 과도 성장되는 것이 방지되기 때문에, 상기 폴리실리콘막의 상부 끝부분에서의 떨어짐 현상은 발생되지 않는다. 따라서, 종래 기술의 문제점으로 제시된 폴리실리콘막의 떨어짐 현상에 기인된 이웃하는 스토리지 노드 전극들간의 브릿지는 방지된다.
이후, 도 2f에 도시된 바와 같이, 상기 결과물 상에 스토리지 노드 전극(24) 을 감싸는 형태로 유전체막(25)을 증착하고, 이어서, 상기 유전체막(25)을 감싸는 형태로 플레이트 전극(26)을 형성함으로써, 캐패시터(30)를 완성한다.
이상에서와 같이, 본 발명은 스토리지 노드 전극용 폴리실리콘막의 상부에 질화막을 형성시킴으로써, MPS 공정시에 상기 스토리지 노드 전극용 폴리실리콘막의 상부 끝부분에서 과도 성장으로 인하여 떨어짐 현상이 발생되는 것을 방지할 수 있으며, 이 결과로, 이웃하는 스토리지 노드 전극들간의 브릿지를 방지할 수 있다.
따라서, 이웃하는 캐패시터들간의 안정적인 전기적 분리적을 얻을 수 있기 때문에, 반도체 소자의 제조 수율을 향상시킬 수 있으며, 아울러, 고용량의 캐패시터를 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (2)
- 비트라인들이 형성된 실리콘 기판을 제공하는 단계;상기 실리콘 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 실리콘 기판의 상기 비트라인들 사이를 노출시킨 후 상기 실리콘 기판의 노출된 부분과 접촉되는 플러그를 형성하는 단계;상기 플러그를 포함한 층간절연막 상에 제1산화막을 형성하는 단계;상기 제1산화막에 상기 플러그를 노출시키는 콘택홀을 형성하는 단계;상기 제1산화막 및 콘택홀 내벽 상에 폴리실리콘막과 질화막을 차례로 증착하는 단계;상기 질화막 및 폴리실리콘막이 증착된 상기 콘택홀 내에 제2산화막을 매립시키는 단계;상기 폴리실리콘막이 분리되도록 상기 제 1 산화막 상의 상기 비트라인과 대응하는 부분의 질화막 및 폴리실리콘막을 식각하는 단계;상기 제1 및 제2산화막을 제거하는 단계;상기 폴리실리콘막의 노출된 표면에 돌출부을 성장시켜 표면적을 증가시킨 스토리지 노드 전극을 형성하는 단계;상기 질화막을 제거하는 단계; 및상기 스토리지 노드 전극 상에 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형셩방법.
- 제 1 항에 있어서, 상기 질화막은 50 내지 1,000Å 두께로 증착하는 것을 특 징으로 하는 반도체 소자의 캐패시터 형성방법.
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1999
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| Publication number | Publication date |
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| KR20010058140A (ko) | 2001-07-05 |
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