KR100323450B1 - 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 28
- 150000004767 nitrides Chemical class 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 87
- 238000005530 etching Methods 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
본 발명은 플러그(Plug)층을 돌출시킨 후 플러그층 양측에만 형성된 질화막을 식각 종말점으로 사용하여 하부 전극을 형성하므로 주변 영역의 크랙(Crack) 현상의 발생을 방지하기 위한 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 플러그층을 돌출시킨 후 플러그층 양측에만 형성된 질화막을 식각 종말점으로 사용하여 하부 전극을 형성하므로, 주변 영역의 질화막이 제거되기 때문에 주변 영역에 발생되는 크랙 현상을 억제하므로 배선간의 브릿지(Bridge)를 방지하여 소자의 수율 및 집적도를 향상시키는 특징이 있다.
Description
본 발명은 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 특히 주변 영역의 크랙(Crack) 발생을 방지하여 소자의 수율 및 집적도를 향상시키는 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 수많은 스위칭동작을 하는 트랜지스터와 정보를 전하의 형태로 보관하는 캐패시터로 구성되는 단위 셀(Cell)로 이루어지며, 상기 캐패시터에 보관된 전하의 상태로써 정보를 기억하는 특징을 갖는다.
도 1a 내지 도 1c는 종래 기술에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도이고, 도 2는 종래의 주변 영역의 크랙 발생을 나타낸 사진도이다.
종래의 DRAM 셀 캐패시터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 절연막을 내재한 다수 개의 워드 라인(Word Line)(12)들을 형성한다.
그리고, 상기 워드 라인(12)들을 포함한 전면에 제 1 질화막(13)을 형성한 후, 상기 제 1 질화막(13)상에 층간 절연막으로 제 1 산화막(14)을 형성한다.
상기 제 1 산화막(14)상에 제 1 감광막을 도포한 다음, 상기 제 1 감광막을 사진 식각 공정으로 비트 라인(Bit Line) 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화막(14)과 제 1 질화막(13)을 선택적으로 식각하여 제 1 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 제 1 콘택홀을 포함하여 상기 제 1 산화막(14)상에 제 1 다결정 실리콘층을 형성한 후, 에치 백(Etch Back)하여 상기 제 1 콘택홀내에 제 1 플러그(Plug)층(15)을 형성하고, 상기 제 1 플러그층(15)을 포함한 제 1 산화막(14)상에 제 2 다결정 실리콘층, 텅스텐(W) 실리사이드(Silicide)층, 제 2 질화막 및 제 2 감광막을 형성한 후, 상기 제 2 감광막을 상기 제 1 콘택홀을 중심으로 비트 라인이 형성될 부위에만 남도록 사진 식각 공정을 한다.
그 다음, 상기 사진 식각된 제 2 감광막을 마스크로 상기 제 2 질화막, 텅스텐 실리사이드층 및 제 2 다결정 실리콘층을 선택 식각하여 다수 개의 비트 라인(16)들을 형성한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 비트 라인(16)들을 포함한 전면에 제 3 질화막(17)을 형성하고, 상기 제 3 질화막(17)을 포함한 전면에 층간 절연막으로 제 2 산화막(18)을 형성한다.
이어, 상기 제 2 산화막(18)상에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 사진 식각 공정한다.
이 후, 상기 사진 식각된 제 3 감광막을 마스크로 상기 제 1, 제 2 산화막(14,18)과 제 1 질화막(13)을 선택적으로 식각하여 제 2 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
이 다음, 상기 제 2 콘택홀을 포함하여 상기 제 2 산화막(18)상에 제 3 다결정 실리콘층을 형성한 후, 에치 백하여 상기 제 2 콘택홀내에 제 2 플러그층(19)을 형성한다.
도 1b에서와 같이, 상기 제 2 플러그층(19)을 포함한 제 2 산화막(18)상에 베리어층으로 제 3 산화막(20) 그리고 제 4 질화막(21)과 하부 전극 형성용 제 4 산화막(22)을 순차적으로 형성한다.
도 1c에서와 같이, 상기 제 4 산화막(22)상에 제 4 감광막(23)을 도포하고, 상기 제 4 감광막(23)을 캐패시터의 하부 전극이 형성될 부위에만 제거되도록 사진 식각 공정한다.
그리고, 상기 사진 식각된 제 4 감광막(23)을 마스크로 상기 제 4 산화막(22)을 상기 제 4 질화막(21)을 식각 종말점으로 하여 식각한 후, 상기 제 4 질화막(21)과 제 3 산화막(20)을 선택적으로 식각한다.
여기서, 상기 제 3 산화막(20), 제 4 질화막(21) 및 제 4 산화막(22)의 식각 공정을 한 후에도 상기 제 4 질화막(21)이 주변 영역에 잔존하기 때문에 도 2에서와 같이, 후공정에 의해 주변 영역에 서말(Termal) 스트레스(Stress)를 받아 크랙(A)이 발생된다.
후공정으로 상기 제 4 감광막(23)을 제거한 후, 상기 제 4 산화막(22)의 식각된 부위에 하부 전극을 형성한 후, 상기 제 4 산화막(22)을 제거한다.
그리고, 상기 노출된 하부 전극 표면상에 유전막을 형성하고, 상기 유전막을 포함한 전면에 상부 전극을 형성한다.
그러나 종래의 DRAM 셀 캐패시터의 제조 방법은 캐패시터의 하부 전극이 형성될 부위의 산화막 식각 공정시 주변 영역을 포함한 전면에 형성되어 식각 종말점으로 사용되는 질화막이 상기 식각 공정 후에도 주변 영역에 평판으로 잔존하기 때문에 후공정에 의해 서말 스트레스를 받아 크랙 현상이 발생되어 상기 질화막 상하층에 형성된 산화막에도 크랙 현상이 발생되므로 워드 라인과 비트 라인간에 또는 비트 라인과 캐패시터간 등의 배선간의 브릿지(Bridge)가 발생되므로 소자의 수율 및 집적도가 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 플러그층을 돌출시킨 후 플러그층 양측에만 형성된 질화막을 식각 종말점으로 사용하여 하부 전극을 형성하므로 주변 영역의 크랙 현상의 발생을 방지하는 DRAM 셀 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
도 2는 종래의 주변 영역의 크랙 발생을 나타낸 사진도
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
11: 반도체 기판 12: 워드 라인
13: 제 1 질화막 14: 제 1 산화막
15: 제 1 플러그층 16: 비트 라인
17: 제 3 질화막 18: 제 2 산화막
19: 제 2 플러그층 20: 제 3 산화막
21: 제 4 질화막 22: 제 4 산화막
23: 제 4 감광막
본 발명의 DRAM 셀 캐패시터의 제조 방법은 다수 개의 워드 라인들과 다수 개의 비트 라인들이 형성된 기판을 마련하는 단계, 상기 비트 라인들상에 다수 개의 캐패시터 콘택홀들을 갖는 층간 절연막을 형성하는 단계, 상기 캐패시터 콘택홀내에 플러그층을 형성하는 단계, 상기 플러그층이 상호 절연되게 식각하는 단계, 상기 절연된 플러그층이 돌출되도록 상기 층간 절연막을 식각하는 단계, 상기 층간 절연막과 식각 선택비를 갖는 제 1 절연막을 전면에 형성하는 단계, 상기 제 1 절연막을 상기 돌출된 플러그층 양측의 층간 절연막상에만 남도록 식각하는 단계, 상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 전면에 형성하는 단계, 상기 제 1 절연막을 식각 종말점으로 캐패시터의 하부 전극이 형성될 부위의 제 2 절연막을 식각하는 단계, 상기 제 2 절연막이 식각된 부위에 도전층을 형성하여 하부전극을 형성하고 하부 전극을 상호 절연시키는 식각 공정을 하고 제 2 절연막을 제거하는 단계, 상기 노출된 하부 전극들 표면상에 유전막을 형성하는 단계 및 상기 유전막상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 DRAM 셀 캐패시터의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법은 도 3a에서와 같이, 반도체 기판(11)상에 절연막을 내재한 다수 개의 워드 라인(12)들을 형성한다.
그리고, 상기 워드 라인(12)들을 포함한 전면에 제 1 질화막(13)을 형성한 후, 상기 제 1 질화막(13)상에 층간 절연막으로 제 1 산화막(14)을 형성한다.
상기 제 1 산화막(14)상에 제 1 감광막을 도포한 다음, 상기 제 1 감광막을 사진 식각 공정으로 비트 라인 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 산화막(14)과 제 1 질화막(13)을 선택적으로 식각하여 제 1 콘택홀을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 상기 제 1 콘택홀을 포함하여 상기 제 1 산화막(14)상에 제 1 다결정 실리콘층을 형성한 후, 에치 백하여 상기 제 1 콘택홀내에 제 1 플러그층(15)을 형성하고, 상기 제 1 플러그층(15)을 포함한 제 1 산화막(14)상에 제 2 다결정 실리콘층, 텅스텐 실리사이드층, 제 2 질화막 및 제 2 감광막을 형성한 후, 상기 제 2 감광막을 상기 제 1 콘택홀을 중심으로 비트 라인이 형성될 부위에만 남도록 사진 식각 공정을 한다.
그 다음, 상기 사진 식각된 제 2 감광막을 마스크로 상기 제 2 질화막, 텅스텐 실리사이드층 및 제 2 다결정 실리콘층을 선택 식각하여 다수 개의 비트 라인(16)들을 형성한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 비트 라인(16)들을 포함한 전면에 제 3 질화막(17)을 형성하고, 상기 제 3 질화막(17)을 포함한 전면에 층간 절연막으로 제 2 산화막(18)을 형성한다.
이어, 상기 제 2 산화막(18)상에 제 3 감광막을 도포한 후, 상기 제 3 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 사진 식각 공정한다.
이 후, 상기 사진 식각된 제 3 감광막을 마스크로 상기 제 2 산화막(18), 제 1 산화막(14) 및 제 1 질화막(13)을 선택적으로 식각하여 제 2 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.
이 다음, 상기 제 2 콘택홀을 포함하여 상기 제 2 산화막(18)상에 제 3 다결정 실리콘층을 형성한 후, 에치 백하여 상기 제 2 콘택홀내에 제 2 플러그층(19)을 형성한다.
여기서, 상기 제 3 다결정 실리콘층을 에치 백 공정 대신 미캐니컬 펄리싱(Mechanical Polishing) 공정을 사용하여 상기 제 2 콘택홀내에 제 2 플러그층(19)을 형성할 수 있다.
도 3b에서와 같이, 상기 제 2 플러그층(19)이 돌출되도록 상기 제 2 산화막(18)을 에치 백한다.
여기서, 상기 제 3 다결정 실리콘층의 에치 백 공정시 상기 제 2 산화막의 식각 속도를 증가시켜 상기 제 2 산화막의 에치 백 공정 없이 상기 제 2 플러그층(19)을 돌출시킬 수 있다.
또한, 상기 제 3 다결정 실리콘층의 미캐니컬 펄리싱 공정시 상기 제 2 산화막의 식각 속도를 증가시켜 상기 제 2 산화막의 에치 백 공정 없이 상기 제 2 플러그층(19)을 돌출시킬 수 있다.
도 3c에서와 같이, 상기 제 2 플러그층(19)이 돌출된 전면에 제 4 질화막(21)을 형성하고 에치 백한다.
여기서, 상기 제 4 질화막(21)의 에치 백 공정으로 주변 영역의 제 4 질화막(21)을 제거하고 상기 돌출된 제 2 플러그층(19) 양측의 제 2 산화막(18)상에만 상기 제 4 질화막(21)을 잔존시킨다.
한편, 상기 돌출되는 제 2 플러그층(19) 높이와 제 2 플러그층(19) 간격을 조절하여 상기 제 4 질화막(21)이 제 2 플러그층(19) 사이에 매립되게 하여 식각 종말 기능을 강화할 수 있다.
즉, 상기 제 2 플러그층(19)이 돌출되는 높이를 1000 ∼ 2000Å로 하고 제 2 플러그층(19) 상호 간격을 2000 ∼ 4000Å로 하여 상기 제 4 질화막(21)이 제 2 플러그층(19) 사이에 매립된다.
그리고, 상기 제 4 질화막(21) 대신에 엘피-티이오에스(Low Press-TetraEthyl Ortho Silicate:LP-TEOS)로 형성할 수 있다.
도 3d에서와 같이, 상기 돌출된 제 2 플러그층(19) 양측의 제 2 산화막(18)상에 잔존된 제 4 질화막(21)을 포함하여 전면에 하부 전극 형성용 제 4 산화막(22)을 형성한다.
그리고, 상기 제 4 산화막(22)상에 제 4 감광막(23)을 도포하고, 상기 제 4 감광막(23)을 캐패시터의 하부 전극이 형성될 부위에만 제거되도록 사진 식각 공정한다.
그리고, 상기 사진 식각된 제 4 감광막(23)을 마스크로 상기 제 4 산화막(22)과 제 3 산화막(20)을 상기 제 4 질화막(21)을 식각 종말점으로 하여 식각한다.
후공정으로 상기 제 4 감광막(23)을 제거한 후, 상기 제 4 산화막(22)의 식각된 부위에 하부 전극을 형성한 후, 상기 제 4 산화막(22)을 제거한다.
그리고, 상기 노출된 하부 전극 표면상에 유전막을 형성하고, 상기 유전막을 포함한 전면에 상부 전극을 형성한다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 플러그층을 돌출시킨 후 플러그층 양측에만 형성된 질화막을 식각 종말점으로 사용하여 하부 전극을 형성하므로, 주변 영역의 질화막이 제거되기 때문에 주변 영역에 발생되는 크랙 현상을 억제하므로 배선간의 브릿지를 방지하여 소자의 수율 및 집적도를 향상시키는 효과가 있다.
Claims (4)
- 다수 개의 워드 라인들과 다수 개의 비트 라인들이 형성된 기판을 마련하는 단계;상기 비트 라인들상에 다수 개의 캐패시터 콘택홀들을 갖는 층간 절연막을 형성하는 단계;상기 캐패시터 콘택홀내에 플러그층을 형성하는 단계;상기 플러그층이 상호 절연되게 식각하는 단계;상기 절연된 플러그층이 돌출되도록 상기 층간 절연막을 식각하는 단계;상기 층간 절연막과 식각 선택비를 갖는 제 1 절연막을 전면에 형성하는 단계;상기 제 1 절연막을 상기 돌출된 플러그층 양측의 층간 절연막상에만 남도록 식각하는 단계;상기 제 1 절연막과 식각 선택비를 갖는 제 2 절연막을 전면에 형성하는 단계;상기 제 1 절연막을 식각 종말점으로 캐패시터의 하부 전극이 형성될 부위의 제 2 절연막을 식각하는 단계;상기 제 2 절연막이 식각된 부위에 도전층을 형성하여 하부 전극을 형성하고 하부 전극을 상호 절연시키는 식각 공정을 하고 제 2 절연막을 제거하는 단계;상기 노출된 하부 전극들 표면상에 유전막을 형성하는 단계;상기 유전막상에 상부 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막을 500 ∼ 1500Å 두께로 평탄화하고 상기 제 1 절연막을 500 ∼ 1500Å 두께로 형성함을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막을 질화막 또는 LP-TEOS로 형성함을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 플러그층이 돌출되는 높이를 1000 ∼ 2000Å로 하고 플러그층 상호 간격을 2000 ∼ 4000Å로 하여 상기 제 1 절연막이 플러그 사이에 매립되는 것을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067976A KR100323450B1 (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067976A KR100323450B1 (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059980A KR20010059980A (ko) | 2001-07-06 |
| KR100323450B1 true KR100323450B1 (ko) | 2002-02-06 |
Family
ID=19635064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067976A KR100323450B1 (ko) | 1999-12-31 | 1999-12-31 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100323450B1 (ko) |
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1999
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| KR20010059980A (ko) | 2001-07-06 |
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