JPH10256497A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256497A JPH10256497A JP9051237A JP5123797A JPH10256497A JP H10256497 A JPH10256497 A JP H10256497A JP 9051237 A JP9051237 A JP 9051237A JP 5123797 A JP5123797 A JP 5123797A JP H10256497 A JPH10256497 A JP H10256497A
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Abstract
(57)【要約】
【課題】 有底筒状の記憶ノード電極を形成するにあた
り、Ｓｉ3 Ｎ4 膜をより薄くすることができ、あるいは
これを不要にすることのできる、半導体装置の製造方法
の提供が望まれている。 【解決手段】 拡散層２上の層間絶縁膜３にコンタクト
部７を複数形成し、層間絶縁膜３上でかつコンタクト部
７の直上位置に、それぞれ有底筒状の電極２３をコンタ
クト部７に連続させて形成する方法である。コンタクト
部７を形成した層間絶縁膜３上に、コンタクト部に連続
しかつこれを覆って電極材料膜２０を形成する。次に、
電極材料膜２０の上部をエッチングして凸パターン２１
を、電極材料膜２０上部におけるコンタクト部７の略直
上位置に形成する。次いで、凸パターン２１の側壁部に
サイドウォール２２を形成する。その後、サイドウォー
ル２２をマスクにして電極材料膜２０をエッチングし、
有底筒状の電極２３を形成する。
り、Ｓｉ3 Ｎ4 膜をより薄くすることができ、あるいは
これを不要にすることのできる、半導体装置の製造方法
の提供が望まれている。 【解決手段】 拡散層２上の層間絶縁膜３にコンタクト
部７を複数形成し、層間絶縁膜３上でかつコンタクト部
７の直上位置に、それぞれ有底筒状の電極２３をコンタ
クト部７に連続させて形成する方法である。コンタクト
部７を形成した層間絶縁膜３上に、コンタクト部に連続
しかつこれを覆って電極材料膜２０を形成する。次に、
電極材料膜２０の上部をエッチングして凸パターン２１
を、電極材料膜２０上部におけるコンタクト部７の略直
上位置に形成する。次いで、凸パターン２１の側壁部に
サイドウォール２２を形成する。その後、サイドウォー
ル２２をマスクにして電極材料膜２０をエッチングし、
有底筒状の電極２３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、主にＤＲＡＭにお
ける、記憶ノード電極の形成に適用される半導体装置の
製造方法に関する。
ける、記憶ノード電極の形成に適用される半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックＲＡＭ）とし
て、導電層上に形成されたコンタクト部の直上位置に、
記憶ノード電極を形成してメモリセルを構成したものが
知られている。ところで、このような構成のＤＲＡＭに
おいても、その微細化への要求に伴って記憶ノード電極
の投影サイズが小さくなってきており、そのため、容量
を稼ぐべくキャパシタの３次元化が進んでいる。このよ
うな背景のもとで、特に記憶ノード電極の形状を円筒型
（シリンダ形）とする技術は、電極の周囲長を有効に表
面積として使えるため、将来微細化がさらに進んでもこ
れに対応し得る技術として、有望視されている。
て、導電層上に形成されたコンタクト部の直上位置に、
記憶ノード電極を形成してメモリセルを構成したものが
知られている。ところで、このような構成のＤＲＡＭに
おいても、その微細化への要求に伴って記憶ノード電極
の投影サイズが小さくなってきており、そのため、容量
を稼ぐべくキャパシタの３次元化が進んでいる。このよ
うな背景のもとで、特に記憶ノード電極の形状を円筒型
（シリンダ形）とする技術は、電極の周囲長を有効に表
面積として使えるため、将来微細化がさらに進んでもこ
れに対応し得る技術として、有望視されている。
【０００３】従来、円筒型（シリンダ形）の記憶ノード
電極を形成するには、まず、図５（ａ）に示すようにフ
ィールド酸化膜１によって素子分離を行い、アクティブ
領域に拡散層（導電部）２を形成し、さらに層間絶縁膜
３を形成したシリコン基板（図示略）を用意する。ここ
で、層間絶縁膜３は、ＳｉＯ2 膜４とこの上に積層され
たＳｉ3 Ｎ4 膜５とから形成されている。そして、この
層間絶縁膜３をエッチングして前記拡散層２に通じるコ
ンタクトホール６を複数形成し、さらに、これらコンタ
クトホール６を埋め込んだ状態に不純物を含んだポリシ
リコンを成膜し、その後、層間絶縁膜３上のポリシリコ
ンをオーバーエッチング等により除去してコンタクトホ
ール６内にプラグと称されるコンタクト部７を形成す
る。
電極を形成するには、まず、図５（ａ）に示すようにフ
ィールド酸化膜１によって素子分離を行い、アクティブ
領域に拡散層（導電部）２を形成し、さらに層間絶縁膜
３を形成したシリコン基板（図示略）を用意する。ここ
で、層間絶縁膜３は、ＳｉＯ2 膜４とこの上に積層され
たＳｉ3 Ｎ4 膜５とから形成されている。そして、この
層間絶縁膜３をエッチングして前記拡散層２に通じるコ
ンタクトホール６を複数形成し、さらに、これらコンタ
クトホール６を埋め込んだ状態に不純物を含んだポリシ
リコンを成膜し、その後、層間絶縁膜３上のポリシリコ
ンをオーバーエッチング等により除去してコンタクトホ
ール６内にプラグと称されるコンタクト部７を形成す
る。
【０００４】次に、図５（ｂ）に示すように、コンタク
ト部７に連続し、かつこれを覆って不純物を含んだポリ
シリコンからなる第１の電極材料膜８を形成する。続い
て、該第１の電極材料膜８上にＳｉＯ2 からなる絶縁膜
９を堆積形成する。次いで、レジストを用いたリソグラ
フィー技術、エッチング技術により、図５（ｃ）に示す
ように絶縁膜９をパターニングして柱状の絶縁パターン
９ａを形成し、さらに同様にして第１の電極材料膜８を
パターニングし、絶縁パターン９ａの下側に前記コンタ
クト部７に連続する電極下部パターン８ａを形成する。
ト部７に連続し、かつこれを覆って不純物を含んだポリ
シリコンからなる第１の電極材料膜８を形成する。続い
て、該第１の電極材料膜８上にＳｉＯ2 からなる絶縁膜
９を堆積形成する。次いで、レジストを用いたリソグラ
フィー技術、エッチング技術により、図５（ｃ）に示す
ように絶縁膜９をパターニングして柱状の絶縁パターン
９ａを形成し、さらに同様にして第１の電極材料膜８を
パターニングし、絶縁パターン９ａの下側に前記コンタ
クト部７に連続する電極下部パターン８ａを形成する。
【０００５】次いで、層間絶縁膜３上に、前記絶縁パタ
ーン９ａ、電極下部パターン８ａを覆った状態で不純物
を含んだポリシリコンからなる第２の電極材料膜（図示
略）を堆積形成し、さらにこれをエッチバックして前記
絶縁パターン９ａ、電極下部パターン８ａの側壁面上に
サイドウォール１０を形成する。ここで、このサイドウ
ォール１０は、後述するように形成する円筒型記憶ノー
ド電極の円筒部となるものである。なお、このサイドウ
ォール１０形成のためのエッチングにあたっては、層間
絶縁膜３の上部にＳｉ3 Ｎ4 膜５が形成されており、こ
れがエッチングストッパとして機能するようになってい
ることから、得られる電極においてその隣り合う電極間
の円筒部（サイドウォール１０）どうしが導通しないよ
う、十分なエッチバックが行えるようになっている。ま
た、このＳｉ3 Ｎ4 膜５は、後述するフッ酸を用いたエ
ッチングの際にも、エッチングストッパとして機能する
ようになっている。
ーン９ａ、電極下部パターン８ａを覆った状態で不純物
を含んだポリシリコンからなる第２の電極材料膜（図示
略）を堆積形成し、さらにこれをエッチバックして前記
絶縁パターン９ａ、電極下部パターン８ａの側壁面上に
サイドウォール１０を形成する。ここで、このサイドウ
ォール１０は、後述するように形成する円筒型記憶ノー
ド電極の円筒部となるものである。なお、このサイドウ
ォール１０形成のためのエッチングにあたっては、層間
絶縁膜３の上部にＳｉ3 Ｎ4 膜５が形成されており、こ
れがエッチングストッパとして機能するようになってい
ることから、得られる電極においてその隣り合う電極間
の円筒部（サイドウォール１０）どうしが導通しないよ
う、十分なエッチバックが行えるようになっている。ま
た、このＳｉ3 Ｎ4 膜５は、後述するフッ酸を用いたエ
ッチングの際にも、エッチングストッパとして機能する
ようになっている。
【０００６】次いで、フッ酸を用いて絶縁パターン９ａ
を選択的にエッチングし、図５（ｄ）に示すように円筒
部（サイドウォール１０）と電極下部パターン８ａとか
らなる記憶ノード電極１１を得る。その後、図５（ｅ）
に示すようにこの記憶ノード電極１１の表面を覆ってキ
ャパシタ誘電膜１２を形成し、さらに該キャパシタ誘電
膜１２を覆って不純物を含んだポリシリコンからなるセ
ルプレート電極１３を形成し、ＤＲＡＭのメモリセルを
得る。なお、図５（ａ）〜（ｅ）においては、ＤＲＡＭ
に必要なワード線およびビット線についてその記載を省
略している。
を選択的にエッチングし、図５（ｄ）に示すように円筒
部（サイドウォール１０）と電極下部パターン８ａとか
らなる記憶ノード電極１１を得る。その後、図５（ｅ）
に示すようにこの記憶ノード電極１１の表面を覆ってキ
ャパシタ誘電膜１２を形成し、さらに該キャパシタ誘電
膜１２を覆って不純物を含んだポリシリコンからなるセ
ルプレート電極１３を形成し、ＤＲＡＭのメモリセルを
得る。なお、図５（ａ）〜（ｅ）においては、ＤＲＡＭ
に必要なワード線およびビット線についてその記載を省
略している。
【０００７】
【発明が解決しようとする課題】ところで、このような
メモリセルにおける有底円筒型の記憶ノード電極１１の
形成においては、周囲長を表面積として有効に使用する
ため、そのサイドウォール１０からなる円筒部について
はある程度の高さが必要となる。しかして、円筒部の高
さは図５（ｃ）に示した絶縁パターン９ａの高さに対応
しており、したがって絶縁パターン９ａの高さも円筒部
に対応して高くなることから、この絶縁パターン９ａを
エッチング除去するには、フッ酸による処理量（例えば
処理時間）を多く（長く）しなくてはならない。したが
って、従来では、このようなフッ酸による処理に耐え得
るようにするため、記憶ノード電極１１の下にエッチン
グストッパとしてＳｉ3 Ｎ4 膜５を厚さ１００ｎｍ程度
に形成している。
メモリセルにおける有底円筒型の記憶ノード電極１１の
形成においては、周囲長を表面積として有効に使用する
ため、そのサイドウォール１０からなる円筒部について
はある程度の高さが必要となる。しかして、円筒部の高
さは図５（ｃ）に示した絶縁パターン９ａの高さに対応
しており、したがって絶縁パターン９ａの高さも円筒部
に対応して高くなることから、この絶縁パターン９ａを
エッチング除去するには、フッ酸による処理量（例えば
処理時間）を多く（長く）しなくてはならない。したが
って、従来では、このようなフッ酸による処理に耐え得
るようにするため、記憶ノード電極１１の下にエッチン
グストッパとしてＳｉ3 Ｎ4 膜５を厚さ１００ｎｍ程度
に形成している。
【０００８】しかしながら、Ｓｉ3 Ｎ4 膜５は成膜温度
が高く膜ストレスが大きいため、下層にＢＰＳＧ（ホウ
素リンシリケートガラス）などを形成した場合にクラッ
クが発生するおそれがあり、また、水素を通さない性質
であるため、シンター不足による界面特性の劣化をもた
らす可能性がある。また、層間絶縁膜３中にＳｉ3 Ｎ4
膜５があると、コンタクトホール６形成後、コンタクト
部７の埋め込みに先立ってフッ酸洗浄を行った場合に段
差が生じてしまったり、コンタクト部７の形成時に、エ
ッチングレートの違いによってコンタクト部７の側壁部
に段差が形成されてしまうといった不都合もある。
が高く膜ストレスが大きいため、下層にＢＰＳＧ（ホウ
素リンシリケートガラス）などを形成した場合にクラッ
クが発生するおそれがあり、また、水素を通さない性質
であるため、シンター不足による界面特性の劣化をもた
らす可能性がある。また、層間絶縁膜３中にＳｉ3 Ｎ4
膜５があると、コンタクトホール６形成後、コンタクト
部７の埋め込みに先立ってフッ酸洗浄を行った場合に段
差が生じてしまったり、コンタクト部７の形成時に、エ
ッチングレートの違いによってコンタクト部７の側壁部
に段差が形成されてしまうといった不都合もある。
【０００９】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、有底筒状の記憶ノード電
極を形成するにあたり、Ｓｉ3 Ｎ4 膜をより薄くするこ
とができ、あるいはこれを不要にすることのできる、半
導体装置の製造方法を提供することにある。
で、その目的とするところは、有底筒状の記憶ノード電
極を形成するにあたり、Ｓｉ3 Ｎ4 膜をより薄くするこ
とができ、あるいはこれを不要にすることのできる、半
導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、導電層上の層間絶縁
膜に、該導電層に電気的に導通しかつ層間絶縁膜上に臨
ませてコンタクト部を複数形成し、前記層間絶縁膜上で
かつ前記複数のコンタクト部の直上位置に、それぞれ有
底筒状の電極をその直下のコンタクト部に連続させて形
成するにあたり、前記複数のコンタクト部を形成した層
間絶縁膜上に、該層間絶縁膜上に臨むコンタクト部に連
続しかつこれを覆って前記電極となる電極材料膜を形成
し、次に前記電極材料膜の上部をエッチングし、前記電
極の凹部の平面形状外形に対応する外形を有した凸パタ
ーンを、該電極材料膜上部における前記コンタクト部の
略直上位置に形成し、次いで前記凸パターンの側壁部に
サイドウォールを形成し、その後前記サイドウォールを
マスクにして前記電極材料膜をエッチングし、有底筒状
の電極を形成することを前記課題の解決手段とした。
記載の半導体装置の製造方法では、導電層上の層間絶縁
膜に、該導電層に電気的に導通しかつ層間絶縁膜上に臨
ませてコンタクト部を複数形成し、前記層間絶縁膜上で
かつ前記複数のコンタクト部の直上位置に、それぞれ有
底筒状の電極をその直下のコンタクト部に連続させて形
成するにあたり、前記複数のコンタクト部を形成した層
間絶縁膜上に、該層間絶縁膜上に臨むコンタクト部に連
続しかつこれを覆って前記電極となる電極材料膜を形成
し、次に前記電極材料膜の上部をエッチングし、前記電
極の凹部の平面形状外形に対応する外形を有した凸パタ
ーンを、該電極材料膜上部における前記コンタクト部の
略直上位置に形成し、次いで前記凸パターンの側壁部に
サイドウォールを形成し、その後前記サイドウォールを
マスクにして前記電極材料膜をエッチングし、有底筒状
の電極を形成することを前記課題の解決手段とした。
【００１１】この製造方法によれば、電極材料膜に凸パ
ターンを形成し、次いで、この凸パターンの側壁部に形
成したサイドウォールをマスクにして電極材料膜をエッ
チングし、有底筒状の電極を形成するので、電極材料膜
のエッチングに際してはフッ酸によるウエットエッチン
グ処理でなく反応性イオンエッチング等のドライエッチ
ングを採ることができ、前記サイドウォールとしてＳｉ
Ｏ2 を用いた場合に該サイドウォールを除去する分だけ
フッ酸によるウエットエッチングを行うだけでよい。し
たがって、コンタクト部を形成した層間絶縁膜にエッチ
ングストッパとしてのＳｉ3 Ｎ4 膜を形成した場合に、
該Ｓｉ3 Ｎ4 膜がフッ酸によるエッチングをほとんど受
けないため、該Ｓｉ3 Ｎ4 膜を従来に比べ薄くすること
が可能になる。
ターンを形成し、次いで、この凸パターンの側壁部に形
成したサイドウォールをマスクにして電極材料膜をエッ
チングし、有底筒状の電極を形成するので、電極材料膜
のエッチングに際してはフッ酸によるウエットエッチン
グ処理でなく反応性イオンエッチング等のドライエッチ
ングを採ることができ、前記サイドウォールとしてＳｉ
Ｏ2 を用いた場合に該サイドウォールを除去する分だけ
フッ酸によるウエットエッチングを行うだけでよい。し
たがって、コンタクト部を形成した層間絶縁膜にエッチ
ングストッパとしてのＳｉ3 Ｎ4 膜を形成した場合に、
該Ｓｉ3 Ｎ4 膜がフッ酸によるエッチングをほとんど受
けないため、該Ｓｉ3 Ｎ4 膜を従来に比べ薄くすること
が可能になる。
【００１２】請求項４記載の半導体装置の製造方法で
は、導電層上の層間絶縁膜に、該導電層に通じるコンタ
クトホールを複数形成し、前記コンタクトホールの内壁
面を覆い、かつ前記導電層に電気的に導通した状態で第
１の導電材料膜を形成し、次に前記第１の導電材料膜上
に、前記コンタクトホールを埋め込んだ状態で該第１の
導電材料膜よりエッチングレートの速い第２の導電材料
膜を形成し、次いで該第２の導電材料膜上の、前記コン
タクトホールの直上位置に柱状のマスクパターンを形成
し、続いて前記マスクパターンをマスクにして前記第２
の導電材料膜および第１の導電材料膜をエッチングし、
該第２の導電材料膜と第１の導電材料膜とを、前記コン
タクトホールのそれぞれの直上位置にて柱状パターンと
し、このエッチング後、前記マスクパターンを等方性エ
ッチングしてその横方向の長さを縮め、縮小マスクパタ
ーンを形成し、次いで前記縮小マスクパターンをマスク
にして前記第２の導電材料膜の上部をエッチングし、凸
パターンを形成し、さらに前記縮小マスクパターンを除
去した後前記凸パターンの側壁部にサイドウォールを形
成し、その後前記サイドウォールをマスクにして前記第
２の導電材料膜をエッチングし、第１の導電材料膜と第
２の導電材料膜とからコンタクトホール内に埋め込まれ
たコンタクト部、およびこれに連続する有底筒状の電極
を形成することを前記課題の解決手段とした。
は、導電層上の層間絶縁膜に、該導電層に通じるコンタ
クトホールを複数形成し、前記コンタクトホールの内壁
面を覆い、かつ前記導電層に電気的に導通した状態で第
１の導電材料膜を形成し、次に前記第１の導電材料膜上
に、前記コンタクトホールを埋め込んだ状態で該第１の
導電材料膜よりエッチングレートの速い第２の導電材料
膜を形成し、次いで該第２の導電材料膜上の、前記コン
タクトホールの直上位置に柱状のマスクパターンを形成
し、続いて前記マスクパターンをマスクにして前記第２
の導電材料膜および第１の導電材料膜をエッチングし、
該第２の導電材料膜と第１の導電材料膜とを、前記コン
タクトホールのそれぞれの直上位置にて柱状パターンと
し、このエッチング後、前記マスクパターンを等方性エ
ッチングしてその横方向の長さを縮め、縮小マスクパタ
ーンを形成し、次いで前記縮小マスクパターンをマスク
にして前記第２の導電材料膜の上部をエッチングし、凸
パターンを形成し、さらに前記縮小マスクパターンを除
去した後前記凸パターンの側壁部にサイドウォールを形
成し、その後前記サイドウォールをマスクにして前記第
２の導電材料膜をエッチングし、第１の導電材料膜と第
２の導電材料膜とからコンタクトホール内に埋め込まれ
たコンタクト部、およびこれに連続する有底筒状の電極
を形成することを前記課題の解決手段とした。
【００１３】この製造方法によれば、コンタクトホール
内に第１の導電材料膜と第２の導電材料膜とを埋め込ん
でコンタクト部を形成し、かつこれら第１の導電材料膜
と第２の導電材料膜とから柱状パターンを形成し、さら
にこの柱状パターンにおける第２の導電材料膜の上部に
凸パターンを形成し、該凸パターンの側壁部にサイドウ
ォールを形成し、このサイドウォールをマスクにして前
記第２の導電材料膜をエッチングし、コンタクトホール
内のコンタクト部に連続する有底筒状の電極を形成する
ので、サイドウォールをマスクにした第２の導電材料膜
のエッチングに際してはフッ酸によるウエットエッチン
グでなく反応性イオンエッチング等のドライエッチング
を採ることができ、前記サイドウォールとしてＳｉＯ2
を用いた場合に該サイドウォールを除去する分だけフッ
酸によるウエットエッチングを行うだけでよい。したが
って、コンタクト部を形成した層間絶縁膜にエッチング
ストッパとしてのＳｉ3 Ｎ4 膜を形成した場合に、該Ｓ
ｉ3 Ｎ4 膜がフッ酸によるエッチングをほとんど受けな
いため、該Ｓｉ3 Ｎ4 膜を従来に比べ薄くすることが可
能になる。また、前記サイドウォールをマスクにした第
２の導電材料膜のエッチングに際しては、該第２の導電
材料膜とその下の第１の導電材料膜とのエッチングレー
トの差を利用することにより、第２の導電材料膜を制御
性良くエッチングすることが可能になる。
内に第１の導電材料膜と第２の導電材料膜とを埋め込ん
でコンタクト部を形成し、かつこれら第１の導電材料膜
と第２の導電材料膜とから柱状パターンを形成し、さら
にこの柱状パターンにおける第２の導電材料膜の上部に
凸パターンを形成し、該凸パターンの側壁部にサイドウ
ォールを形成し、このサイドウォールをマスクにして前
記第２の導電材料膜をエッチングし、コンタクトホール
内のコンタクト部に連続する有底筒状の電極を形成する
ので、サイドウォールをマスクにした第２の導電材料膜
のエッチングに際してはフッ酸によるウエットエッチン
グでなく反応性イオンエッチング等のドライエッチング
を採ることができ、前記サイドウォールとしてＳｉＯ2
を用いた場合に該サイドウォールを除去する分だけフッ
酸によるウエットエッチングを行うだけでよい。したが
って、コンタクト部を形成した層間絶縁膜にエッチング
ストッパとしてのＳｉ3 Ｎ4 膜を形成した場合に、該Ｓ
ｉ3 Ｎ4 膜がフッ酸によるエッチングをほとんど受けな
いため、該Ｓｉ3 Ｎ4 膜を従来に比べ薄くすることが可
能になる。また、前記サイドウォールをマスクにした第
２の導電材料膜のエッチングに際しては、該第２の導電
材料膜とその下の第１の導電材料膜とのエッチングレー
トの差を利用することにより、第２の導電材料膜を制御
性良くエッチングすることが可能になる。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法を詳しく説明する。図１（ａ）〜（ｃ）は、本発明
の半導体装置の製造方法を円筒型（シリンダ形）の記憶
ノード電極の形成に適用した場合の第１実施形態例を説
明するための図である。図１（ａ）〜（ｃ）に示した製
造方法が図５（ａ）〜（ｅ）に示した従来の製造方法と
異なるところは、コンタクト部７形成後のプロセスにあ
る。ただし、本実施形態例では、後述するようにフッ酸
を用いたエッチング処理の時間を短くできるようにして
いることから、層間絶縁膜３におけるＳｉ3 Ｎ4 膜５に
ついては、その膜厚を５０ｎｍ程度に薄くしている。
方法を詳しく説明する。図１（ａ）〜（ｃ）は、本発明
の半導体装置の製造方法を円筒型（シリンダ形）の記憶
ノード電極の形成に適用した場合の第１実施形態例を説
明するための図である。図１（ａ）〜（ｃ）に示した製
造方法が図５（ａ）〜（ｅ）に示した従来の製造方法と
異なるところは、コンタクト部７形成後のプロセスにあ
る。ただし、本実施形態例では、後述するようにフッ酸
を用いたエッチング処理の時間を短くできるようにして
いることから、層間絶縁膜３におけるＳｉ3 Ｎ4 膜５に
ついては、その膜厚を５０ｎｍ程度に薄くしている。
【００１５】この第１実施形態例では、不純物を含むポ
リシリコンによってコンタクト部７を形成した後、図１
（ａ）に示すように層間絶縁膜３上に、該層間絶縁膜３
上に臨むコンタクト部７に連続しかつこれを覆って不純
物を含むポリシリコンからなる電極材料膜２０を形成す
る。ここで、この電極材料膜２０の膜厚については、後
述するように最終的に得られる記憶ノード電極の高さに
ほぼ相当するものとなる。したがって、この電極材料膜
２０の形成にあたっては、記憶ノード電極として要求さ
れる容量に対応する高さに、その膜厚を調整する。
リシリコンによってコンタクト部７を形成した後、図１
（ａ）に示すように層間絶縁膜３上に、該層間絶縁膜３
上に臨むコンタクト部７に連続しかつこれを覆って不純
物を含むポリシリコンからなる電極材料膜２０を形成す
る。ここで、この電極材料膜２０の膜厚については、後
述するように最終的に得られる記憶ノード電極の高さに
ほぼ相当するものとなる。したがって、この電極材料膜
２０の形成にあたっては、記憶ノード電極として要求さ
れる容量に対応する高さに、その膜厚を調整する。
【００１６】次に、レジストを用いたリソグラフィー技
術、エッチング技術によって前記電極材料膜２０の上部
をパターニングし、図１（ａ）に示したように凸パター
ン２１を形成する。ここで、この凸パターン２１につい
ては、形成する有底円筒状の記憶ノード電極の、凹部
（円筒部における孔部）の平面形状外形に対応する外形
を有した形状のものとし、かつ、これらを前記電極材料
膜２０上部における前記コンタクト部７の略直上位置に
形成する。この後、前記凸パターン２１形成のパターニ
ングに用いたレジストマスクを除去する。
術、エッチング技術によって前記電極材料膜２０の上部
をパターニングし、図１（ａ）に示したように凸パター
ン２１を形成する。ここで、この凸パターン２１につい
ては、形成する有底円筒状の記憶ノード電極の、凹部
（円筒部における孔部）の平面形状外形に対応する外形
を有した形状のものとし、かつ、これらを前記電極材料
膜２０上部における前記コンタクト部７の略直上位置に
形成する。この後、前記凸パターン２１形成のパターニ
ングに用いたレジストマスクを除去する。
【００１７】続いて、前記電極材料膜２０を覆ってＳｉ
Ｏ2 膜を形成し、さらにこれをエッチバックして前記凸
パターン２１の側壁部にサイドウォール２２を形成す
る。次いで、このサイドウォール２２をマスクにして前
記電極材料膜２０を反応性イオンエッチング等によって
エッチングし、図１（ｂ）に示すように有底円筒状の記
憶ノード電極２３を形成する。ここで、このエッチング
においては、サイドーウォール２２の直下に形成される
円筒部２３ａの内側に電極材料膜２０を一部残し、これ
を電極下部パターン２３ｂとするのである。また、隣合
う記憶ノード電極２３、２３間においては、もちろんこ
れらが導通しないよう、層間絶縁膜３においてエッチン
グストッパとして機能するＳｉ3 Ｎ4 膜５が露出するま
でエッチングを行う。このように、隣合う記憶ノード電
極２３、２３間においてはＳｉ 3 Ｎ4 膜５が露出するま
でエッチングし、円筒部２３ａの内側には電極材料膜２
０を一部残すことができるのは、先に凸パターン２１を
形成していることにより、該凸パターン２１の厚さ分に
ほぼ相当する厚さが、円筒部２３ａの内側に残るからで
ある。
Ｏ2 膜を形成し、さらにこれをエッチバックして前記凸
パターン２１の側壁部にサイドウォール２２を形成す
る。次いで、このサイドウォール２２をマスクにして前
記電極材料膜２０を反応性イオンエッチング等によって
エッチングし、図１（ｂ）に示すように有底円筒状の記
憶ノード電極２３を形成する。ここで、このエッチング
においては、サイドーウォール２２の直下に形成される
円筒部２３ａの内側に電極材料膜２０を一部残し、これ
を電極下部パターン２３ｂとするのである。また、隣合
う記憶ノード電極２３、２３間においては、もちろんこ
れらが導通しないよう、層間絶縁膜３においてエッチン
グストッパとして機能するＳｉ3 Ｎ4 膜５が露出するま
でエッチングを行う。このように、隣合う記憶ノード電
極２３、２３間においてはＳｉ 3 Ｎ4 膜５が露出するま
でエッチングし、円筒部２３ａの内側には電極材料膜２
０を一部残すことができるのは、先に凸パターン２１を
形成していることにより、該凸パターン２１の厚さ分に
ほぼ相当する厚さが、円筒部２３ａの内側に残るからで
ある。
【００１８】さらに、サイドウォール２２をフッ酸によ
るウエットエッチングによって除去する。このとき、サ
イドウォール２２は単に凸パターン２１の高さに相当す
る分だけの厚さしかなく、図５（ｃ）に示したごとく記
憶ノード電極１１の高さに近い厚さの絶縁パターン９ａ
に比べ十分に薄いことから、当然フッ酸によりウエット
エッチング処理量、すなわち処理時間を格段に短くする
ことができ、したがって、前述したようにこのエッチン
グの際にエッチングストッパとして機能するＳｉ3 Ｎ4
膜５の厚さを５０ｎｍ程度に薄くできるのである。
るウエットエッチングによって除去する。このとき、サ
イドウォール２２は単に凸パターン２１の高さに相当す
る分だけの厚さしかなく、図５（ｃ）に示したごとく記
憶ノード電極１１の高さに近い厚さの絶縁パターン９ａ
に比べ十分に薄いことから、当然フッ酸によりウエット
エッチング処理量、すなわち処理時間を格段に短くする
ことができ、したがって、前述したようにこのエッチン
グの際にエッチングストッパとして機能するＳｉ3 Ｎ4
膜５の厚さを５０ｎｍ程度に薄くできるのである。
【００１９】その後、図１（ｃ）に示すようにこの記憶
ノード電極２３の表面を覆ってキャパシタ誘電膜２４を
形成し、さらに該キャパシタ誘電膜２４を覆って不純物
を含んだポリシリコンからなるセルプレート電極２５を
形成し、ＤＲＡＭのメモリセルを得る。
ノード電極２３の表面を覆ってキャパシタ誘電膜２４を
形成し、さらに該キャパシタ誘電膜２４を覆って不純物
を含んだポリシリコンからなるセルプレート電極２５を
形成し、ＤＲＡＭのメモリセルを得る。
【００２０】このような製造方法にあっては、電極材料
膜２０のエッチングに際してはフッ酸によるウエットエ
ッチングでなく反応性イオンエッチング等のドライエッ
チングを採ることができ、これにより得られる記憶ノー
ド電極２３の高さに比べ十分に低い高さ、すなわち十分
に薄い厚さのサイドウォール２２を除去する分だけフッ
酸によるウエットエッチング処理を行えばよい。したが
って、コンタクト部７を形成した層間絶縁膜３に形成し
たエッチングストッパとして機能するＳｉ3 Ｎ 4 膜５に
ついては、該Ｓｉ3 Ｎ4 膜５がフッ酸によるエッチング
をほとんど受けないため、前述したように該Ｓｉ3 Ｎ4
膜５を従来に比べ十分に薄くすることができる。よっ
て、該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シンタ
ー不足による界面特性の劣化が起こるなどの不都合を防
止することができる。
膜２０のエッチングに際してはフッ酸によるウエットエ
ッチングでなく反応性イオンエッチング等のドライエッ
チングを採ることができ、これにより得られる記憶ノー
ド電極２３の高さに比べ十分に低い高さ、すなわち十分
に薄い厚さのサイドウォール２２を除去する分だけフッ
酸によるウエットエッチング処理を行えばよい。したが
って、コンタクト部７を形成した層間絶縁膜３に形成し
たエッチングストッパとして機能するＳｉ3 Ｎ 4 膜５に
ついては、該Ｓｉ3 Ｎ4 膜５がフッ酸によるエッチング
をほとんど受けないため、前述したように該Ｓｉ3 Ｎ4
膜５を従来に比べ十分に薄くすることができる。よっ
て、該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シンタ
ー不足による界面特性の劣化が起こるなどの不都合を防
止することができる。
【００２１】図２は、前記第１実施形態例の変形例を説
明するための図である。図２に示した例が図１（ａ）〜
（ｃ）に示した第１実施形態例と異なるところは、図１
（ｂ）に示したサイドウォール２２として、ＳｉＯ2 に
代えて炭素（Ｃ）で形成した点にある。ただし、本例で
は、後述するようにフッ酸を用いたエッチング処理を不
要にしていることから、図２に示したように、層間絶縁
膜３をＳｉＯ2 膜４のみの単層とし、Ｓｉ3 Ｎ4 膜５の
形成を行っていない。
明するための図である。図２に示した例が図１（ａ）〜
（ｃ）に示した第１実施形態例と異なるところは、図１
（ｂ）に示したサイドウォール２２として、ＳｉＯ2 に
代えて炭素（Ｃ）で形成した点にある。ただし、本例で
は、後述するようにフッ酸を用いたエッチング処理を不
要にしていることから、図２に示したように、層間絶縁
膜３をＳｉＯ2 膜４のみの単層とし、Ｓｉ3 Ｎ4 膜５の
形成を行っていない。
【００２２】図２に示した例では、先の第１実施形態例
において図１（ｂ）に示した状態にするにあたり、つま
り、凸パターン２１の側壁面にサイドウォール２２を形
成するにあたり、凸パターン２１を覆ってＣＶＤ法等に
より炭素膜（図示略）を形成し、さらにこれをエッチバ
ックして前記凸パターン２１の側壁部にサイドウォール
２２を形成する。
において図１（ｂ）に示した状態にするにあたり、つま
り、凸パターン２１の側壁面にサイドウォール２２を形
成するにあたり、凸パターン２１を覆ってＣＶＤ法等に
より炭素膜（図示略）を形成し、さらにこれをエッチバ
ックして前記凸パターン２１の側壁部にサイドウォール
２２を形成する。
【００２３】次いで、先の例と同様にこのサイドウォー
ル２２をマスクにして前記電極材料膜２０をドライエッ
チングし、図２に示すように有底円筒状の記憶ノード電
極３０を形成する。そして、このサイドウォール２２を
除去するが、本例においては該サイドウォール２２を炭
素によって形成しているので、これをフッ酸によるウエ
ットエッチング処理でなくアッシング処理で行う。した
がって、このように本例ではフッ酸による処理が不要に
なっているので、特にこのフッ酸処理においてエッチン
グストッパとして必要だったＳｉ3 Ｎ4 膜が不要にな
り、これにより図２に示したごとく層間絶縁膜３をＳｉ
Ｏ2 膜４の単層で構成することができる。なお、本例に
おいても、サイドウォール２２除去後には、記憶ノード
電極３０の表面を覆ってキャパシタ誘電膜２４、セルプ
レート電極２５を順次形成し、ＤＲＡＭのメモリセルを
得るようにしている。
ル２２をマスクにして前記電極材料膜２０をドライエッ
チングし、図２に示すように有底円筒状の記憶ノード電
極３０を形成する。そして、このサイドウォール２２を
除去するが、本例においては該サイドウォール２２を炭
素によって形成しているので、これをフッ酸によるウエ
ットエッチング処理でなくアッシング処理で行う。した
がって、このように本例ではフッ酸による処理が不要に
なっているので、特にこのフッ酸処理においてエッチン
グストッパとして必要だったＳｉ3 Ｎ4 膜が不要にな
り、これにより図２に示したごとく層間絶縁膜３をＳｉ
Ｏ2 膜４の単層で構成することができる。なお、本例に
おいても、サイドウォール２２除去後には、記憶ノード
電極３０の表面を覆ってキャパシタ誘電膜２４、セルプ
レート電極２５を順次形成し、ＤＲＡＭのメモリセルを
得るようにしている。
【００２４】図３は、本発明の半導体装置の製造方法を
円筒型（シリンダ形）の記憶ノード電極の形成に適用し
た場合の第２実施形態例を説明するための図である。図
３に示した製造方法が図１（ａ）〜（ｃ）に示した製造
方法と異なるところは、電極材料膜２０の形成を、図３
に示すように第１の電極材料膜４０と第２の電極材料膜
４１とを積層することによって行っている点と、凸パタ
ーン４２の形成を、第２の電極材料膜４１をエッチング
することによって行っている点である。ただし、本実施
形態例では、先の第１実施形態例と同様に、層間絶縁膜
３におけるＳｉ 3 Ｎ4 膜５については、その膜厚を５０
ｎｍ程度にしている。
円筒型（シリンダ形）の記憶ノード電極の形成に適用し
た場合の第２実施形態例を説明するための図である。図
３に示した製造方法が図１（ａ）〜（ｃ）に示した製造
方法と異なるところは、電極材料膜２０の形成を、図３
に示すように第１の電極材料膜４０と第２の電極材料膜
４１とを積層することによって行っている点と、凸パタ
ーン４２の形成を、第２の電極材料膜４１をエッチング
することによって行っている点である。ただし、本実施
形態例では、先の第１実施形態例と同様に、層間絶縁膜
３におけるＳｉ 3 Ｎ4 膜５については、その膜厚を５０
ｎｍ程度にしている。
【００２５】この第２実施形態例では、不純物を含むポ
リシリコンによってコンタクト部７を形成した後、図３
に示すように層間絶縁膜３上に、該層間絶縁膜３上に臨
むコンタクト部７に連続し、かつこれを覆って不純物を
含むポリシリコンからなる第１の電極材料膜４０を形成
し、続いて、該第１の電極材料膜４０の上に不純物を含
むポリシリコンからなる第２の電極材料膜４１を形成
し、これにより第１の電極材料膜４０と第２の電極材料
膜４１との積層膜からなる電極材料膜（図示略）を形成
する。
リシリコンによってコンタクト部７を形成した後、図３
に示すように層間絶縁膜３上に、該層間絶縁膜３上に臨
むコンタクト部７に連続し、かつこれを覆って不純物を
含むポリシリコンからなる第１の電極材料膜４０を形成
し、続いて、該第１の電極材料膜４０の上に不純物を含
むポリシリコンからなる第２の電極材料膜４１を形成
し、これにより第１の電極材料膜４０と第２の電極材料
膜４１との積層膜からなる電極材料膜（図示略）を形成
する。
【００２６】ここで、これら第１の電極材料膜４０およ
び第２の電極材料４１については、第１の電極材料膜４
０より第２の電極材料膜４１の方がエッチングレートが
速くなるよう、これらをそれぞれ形成する。エッチング
レートに差をつける方法として具体的には、エッチング
の条件にもよるものの、それぞれの電極材料を構成する
ポリシリコンにドープする不純物の濃度や種類を変え、
あるいはポリシリコンのグレインサイズを変えるなどの
手法が採られる。また、この電極材料膜において、その
第１の電極材料膜４０および第２の電極材料４１の膜厚
については、第１の電極材料膜４０の膜厚は最終的に得
られる記憶ノード電極の高さにほぼ相当する厚さとな
り、一方、第２の電極材料４１の膜厚は、凸パターン４
２の膜厚、すなわち得られる記憶ノード電極の電極下部
パターンにほぼ相当する厚さとなる。
び第２の電極材料４１については、第１の電極材料膜４
０より第２の電極材料膜４１の方がエッチングレートが
速くなるよう、これらをそれぞれ形成する。エッチング
レートに差をつける方法として具体的には、エッチング
の条件にもよるものの、それぞれの電極材料を構成する
ポリシリコンにドープする不純物の濃度や種類を変え、
あるいはポリシリコンのグレインサイズを変えるなどの
手法が採られる。また、この電極材料膜において、その
第１の電極材料膜４０および第２の電極材料４１の膜厚
については、第１の電極材料膜４０の膜厚は最終的に得
られる記憶ノード電極の高さにほぼ相当する厚さとな
り、一方、第２の電極材料４１の膜厚は、凸パターン４
２の膜厚、すなわち得られる記憶ノード電極の電極下部
パターンにほぼ相当する厚さとなる。
【００２７】このようにして第１の電極材料膜４０と第
２の電極材料膜４１とによって電極材料膜を形成した
ら、第１実施形態例と同様にして凸パターン４２を形成
する。ただし、ここでは、第１の電極材料膜４０より第
２の電極材料膜４１の方がエッチングレートが速くなる
ように形成されていることから、このようにエッチング
レートに差がでる条件でエッチングすることにより、第
１の電極材料膜４０をエッチングストッパとして機能さ
せることができる。すなわち、エッチング時に、エッチ
ングレートの差によって第２の電極材料膜４１から第１
の電極材料膜４０にエッチングが移行した際、エッチン
グ装置のエッチング波形が変化することから、この変化
が現れた時点をエッチングの終点とすればよいのであ
る。そして、このようにしてエッチングを行うことによ
り、図３に示したようにほぼ第２の電極材料膜４１のみ
をエッチングすることができ、これにより制御性良く凸
パターン４２を形成することができる。
２の電極材料膜４１とによって電極材料膜を形成した
ら、第１実施形態例と同様にして凸パターン４２を形成
する。ただし、ここでは、第１の電極材料膜４０より第
２の電極材料膜４１の方がエッチングレートが速くなる
ように形成されていることから、このようにエッチング
レートに差がでる条件でエッチングすることにより、第
１の電極材料膜４０をエッチングストッパとして機能さ
せることができる。すなわち、エッチング時に、エッチ
ングレートの差によって第２の電極材料膜４１から第１
の電極材料膜４０にエッチングが移行した際、エッチン
グ装置のエッチング波形が変化することから、この変化
が現れた時点をエッチングの終点とすればよいのであ
る。そして、このようにしてエッチングを行うことによ
り、図３に示したようにほぼ第２の電極材料膜４１のみ
をエッチングすることができ、これにより制御性良く凸
パターン４２を形成することができる。
【００２８】さらに、このようにして凸パターン４２を
形成したら、第１実施形態例と同様にして図３に示した
ようにサイドウォール２２を形成する。この後は、第１
実施形態例と同様にサイドウォール２２をマスクにして
第１の電極材料膜４０をエッチングし、記憶ノード電極
（図示略）を形成する。そして、サイドウォール２２を
フッ酸によるウエットエッチング処理で除去し、さらに
キャパシタ誘電膜（図示略）、セルプレート電極（図示
略）を形成してＤＲＡＭのメモリセルを得る。
形成したら、第１実施形態例と同様にして図３に示した
ようにサイドウォール２２を形成する。この後は、第１
実施形態例と同様にサイドウォール２２をマスクにして
第１の電極材料膜４０をエッチングし、記憶ノード電極
（図示略）を形成する。そして、サイドウォール２２を
フッ酸によるウエットエッチング処理で除去し、さらに
キャパシタ誘電膜（図示略）、セルプレート電極（図示
略）を形成してＤＲＡＭのメモリセルを得る。
【００２９】このような製造方法にあっても、十分に薄
い厚さのサイドウォール２２を除去する分だけフッ酸に
よるウエットエッチング処理を行えばよいので、層間絶
縁膜３におけるＳｉ3 Ｎ4 膜５については、前述したよ
うに該Ｓｉ3 Ｎ4 膜５を十分に薄くすることができ、こ
れにより該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シ
ンター不足による界面特性の劣化が起こるなどの不都合
を防止することができる。また、電極材料層２０を、エ
ッチングレートの異なる第１の電極材料膜４０と第２の
電極材料膜４１とから形成し、第２の電極材料膜４１に
凸パターン４２を形成するようにしたので、前記エッチ
ングレートの差を利用して第２の電極材料膜４１をエッ
チングすることにより、凸パターン４２を制御性良く形
成することができる。
い厚さのサイドウォール２２を除去する分だけフッ酸に
よるウエットエッチング処理を行えばよいので、層間絶
縁膜３におけるＳｉ3 Ｎ4 膜５については、前述したよ
うに該Ｓｉ3 Ｎ4 膜５を十分に薄くすることができ、こ
れにより該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シ
ンター不足による界面特性の劣化が起こるなどの不都合
を防止することができる。また、電極材料層２０を、エ
ッチングレートの異なる第１の電極材料膜４０と第２の
電極材料膜４１とから形成し、第２の電極材料膜４１に
凸パターン４２を形成するようにしたので、前記エッチ
ングレートの差を利用して第２の電極材料膜４１をエッ
チングすることにより、凸パターン４２を制御性良く形
成することができる。
【００３０】なお、この第２実施形態例にあっても、そ
の変形例として、前記サイドウォール２２を炭素で形成
し、これにより該サイドウォール２２の除去をフッ酸に
よるエッチング処理でなくアッシング処理で行えるよう
にしてもよい。その場合には、図２に示した第１実施形
態例の変形例の場合と同様に、層間絶縁膜３からＳｉ 3
Ｎ4 膜５を無くし、これをＳｉＯ2 膜４の単層で形成す
ることができる。また、この第２実施形態例において
は、第１の電極材料膜４０より第２の電極材料膜４１の
方がエッチングレートが速くなるようにそれぞれを形成
したが、単にこれら第１の電極材料膜４０と第２の電極
材料膜４１との間でエッチングレートが異なるようにす
ればよく、このようにエッチングレートを異ならせるこ
とにより、エッチング装置のエッチング波形を変化させ
ることができ、これにより前述したごとく制御性良く凸
パターン４２を形成することができる。さらに、第１の
電極材料膜４０の形成後、一度大気開放することなどに
よって該第１の電極材料膜４０表面に自然酸化膜を形成
し、この自然酸化膜上に第２の電極材料膜４１を形成し
てもよく、その場合にも、自然酸化膜を含んだ状態で第
１の電極材料膜４０が構成されているとすれば、この自
然酸化膜の存在によって第１の電極材料膜４０と第２の
電極材料膜４１との間でエッチングレートが異なるよう
になる。
の変形例として、前記サイドウォール２２を炭素で形成
し、これにより該サイドウォール２２の除去をフッ酸に
よるエッチング処理でなくアッシング処理で行えるよう
にしてもよい。その場合には、図２に示した第１実施形
態例の変形例の場合と同様に、層間絶縁膜３からＳｉ 3
Ｎ4 膜５を無くし、これをＳｉＯ2 膜４の単層で形成す
ることができる。また、この第２実施形態例において
は、第１の電極材料膜４０より第２の電極材料膜４１の
方がエッチングレートが速くなるようにそれぞれを形成
したが、単にこれら第１の電極材料膜４０と第２の電極
材料膜４１との間でエッチングレートが異なるようにす
ればよく、このようにエッチングレートを異ならせるこ
とにより、エッチング装置のエッチング波形を変化させ
ることができ、これにより前述したごとく制御性良く凸
パターン４２を形成することができる。さらに、第１の
電極材料膜４０の形成後、一度大気開放することなどに
よって該第１の電極材料膜４０表面に自然酸化膜を形成
し、この自然酸化膜上に第２の電極材料膜４１を形成し
てもよく、その場合にも、自然酸化膜を含んだ状態で第
１の電極材料膜４０が構成されているとすれば、この自
然酸化膜の存在によって第１の電極材料膜４０と第２の
電極材料膜４１との間でエッチングレートが異なるよう
になる。
【００３１】図４（ａ）〜（ｄ）は、本発明の半導体装
置の製造方法を円筒型（シリンダ形）の記憶ノード電極
の形成に適用した場合の第３実施形態例を説明するため
の図である。この例では、図４（ａ）に示すように、従
来と同様にしてＳｉＯ2 膜４とＳｉ 3 Ｎ4 膜５とからな
る層間絶縁膜３をエッチングし、拡散層（導電部）２に
通じるコンタクトホール６を複数形成する。なお、本実
施形態例においても、後述するようにフッ酸を用いたエ
ッチング処理の時間を短くできるようにしていることか
ら、層間絶縁膜３におけるＳｉ3 Ｎ4 膜５については、
その膜厚を５０ｎｍ程度に薄くしている。
置の製造方法を円筒型（シリンダ形）の記憶ノード電極
の形成に適用した場合の第３実施形態例を説明するため
の図である。この例では、図４（ａ）に示すように、従
来と同様にしてＳｉＯ2 膜４とＳｉ 3 Ｎ4 膜５とからな
る層間絶縁膜３をエッチングし、拡散層（導電部）２に
通じるコンタクトホール６を複数形成する。なお、本実
施形態例においても、後述するようにフッ酸を用いたエ
ッチング処理の時間を短くできるようにしていることか
ら、層間絶縁膜３におけるＳｉ3 Ｎ4 膜５については、
その膜厚を５０ｎｍ程度に薄くしている。
【００３２】次に、これらコンタクトホール６の内壁面
を覆い、かつ前記拡散層２に電気的に導通した状態で不
純物を含んだポリシリコンからなる第１の導電材料膜５
０を形成する。続いて、該第１の導電材料膜５０上に、
前記コンタクトホール６を埋め込んだ状態で不純物を含
んだポリシリコンからなる第２の導電材料膜５１を形成
する。このようにしてコンタクトホール６内に第１の導
電材料膜５０、第２の導電材料膜５１を順次埋め込むこ
とにより、コンタクトホール６内においては、これら第
１の導電材料膜５０と第２の導電材料膜５１とからなる
コンタクト部５２が形成される。
を覆い、かつ前記拡散層２に電気的に導通した状態で不
純物を含んだポリシリコンからなる第１の導電材料膜５
０を形成する。続いて、該第１の導電材料膜５０上に、
前記コンタクトホール６を埋め込んだ状態で不純物を含
んだポリシリコンからなる第２の導電材料膜５１を形成
する。このようにしてコンタクトホール６内に第１の導
電材料膜５０、第２の導電材料膜５１を順次埋め込むこ
とにより、コンタクトホール６内においては、これら第
１の導電材料膜５０と第２の導電材料膜５１とからなる
コンタクト部５２が形成される。
【００３３】ここで、これら第１の導電材料膜５０およ
び第２の導電材料５１については、先の第２実施形態例
における第１の電極材料膜４０と第２の電極材料膜４１
との関係と同様に、第１の導電材料膜５０より第２の導
電材料膜５１の方がエッチングレートが速くなるよう、
これらをそれぞれ形成する。なお、エッチングレートに
差をつける方法としては、先の例と同様に、それぞれの
導電材料を構成するポリシリコンにドープする不純物の
濃度や種類を変え、あるいはポリシリコンのグレインサ
イズを変えるなどの手法が採られる。また、第１の導電
材料膜５０については、その膜厚が最終的に得られる記
憶ノード電極の電極下部パターンにほぼ相当する厚さと
なる。
び第２の導電材料５１については、先の第２実施形態例
における第１の電極材料膜４０と第２の電極材料膜４１
との関係と同様に、第１の導電材料膜５０より第２の導
電材料膜５１の方がエッチングレートが速くなるよう、
これらをそれぞれ形成する。なお、エッチングレートに
差をつける方法としては、先の例と同様に、それぞれの
導電材料を構成するポリシリコンにドープする不純物の
濃度や種類を変え、あるいはポリシリコンのグレインサ
イズを変えるなどの手法が採られる。また、第１の導電
材料膜５０については、その膜厚が最終的に得られる記
憶ノード電極の電極下部パターンにほぼ相当する厚さと
なる。
【００３４】次いで、前記第２の導電材料膜５１上にレ
ジスト層（図示略）を形成し、さらにリソグラフィー技
術によってパターニングしてレジストからなるマスクパ
ターン５３を形成する。このマスクパターン５３の形成
については、最終的に形成する記憶ノード電極におけ
る、平面視した場合の外形形状にほぼ一致する外形（平
面視した場合の）を有した柱状のものとし、かつ、前記
コンタクトホール６の直上位置に配設されたものとす
る。
ジスト層（図示略）を形成し、さらにリソグラフィー技
術によってパターニングしてレジストからなるマスクパ
ターン５３を形成する。このマスクパターン５３の形成
については、最終的に形成する記憶ノード電極におけ
る、平面視した場合の外形形状にほぼ一致する外形（平
面視した場合の）を有した柱状のものとし、かつ、前記
コンタクトホール６の直上位置に配設されたものとす
る。
【００３５】次いで、得られたマスクパターン５３をマ
スクにして前記第２の導電材料膜５１および第１の導電
材料膜５０をエッチングし、図４（ａ）に示したように
これら第２の導電材料膜５１と第１の導電材料膜５０と
を、柱状パターン５４とする。ここで、この柱状パター
ン５４は、もちろんコンタクトホール６の直上に配置形
成されたものとなっている。
スクにして前記第２の導電材料膜５１および第１の導電
材料膜５０をエッチングし、図４（ａ）に示したように
これら第２の導電材料膜５１と第１の導電材料膜５０と
を、柱状パターン５４とする。ここで、この柱状パター
ン５４は、もちろんコンタクトホール６の直上に配置形
成されたものとなっている。
【００３６】このようにして柱状パターン５４を形成し
たら、前記マスクパターン５３をウエットエッチングな
どによって等方性エッチングし、図４（ａ）中二点鎖線
で示すように特にその横方向の長さ（幅）を縮め、縮小
マスクパターン５５を形成する。ここで、マスクパター
ン５３の縮め幅ｔについては、最終的に形成する記憶ノ
ード電極の円筒部の厚さにほぼ一致するものとなる。
たら、前記マスクパターン５３をウエットエッチングな
どによって等方性エッチングし、図４（ａ）中二点鎖線
で示すように特にその横方向の長さ（幅）を縮め、縮小
マスクパターン５５を形成する。ここで、マスクパター
ン５３の縮め幅ｔについては、最終的に形成する記憶ノ
ード電極の円筒部の厚さにほぼ一致するものとなる。
【００３７】続いて、このようにして形成した縮小マス
クパターン５５をマスクにし、前記柱状パターン５４に
おける第２の導電材料膜５１の上部をエッチングして図
４（ｂ）に示すように凸パターン５６を形成する。次い
で、前記縮小マスクパターン５５をアッシング処理など
によって除去し、その後、凸パターン５６を形成した柱
状パターン５４を覆ってＳｉＯ2 膜（図示略）を形成
し、さらにこれをエッチバックして図４（ｃ）に示すよ
うに前記凸パターン５６の側壁部にサイドウォール５７
を形成する。
クパターン５５をマスクにし、前記柱状パターン５４に
おける第２の導電材料膜５１の上部をエッチングして図
４（ｂ）に示すように凸パターン５６を形成する。次い
で、前記縮小マスクパターン５５をアッシング処理など
によって除去し、その後、凸パターン５６を形成した柱
状パターン５４を覆ってＳｉＯ2 膜（図示略）を形成
し、さらにこれをエッチバックして図４（ｃ）に示すよ
うに前記凸パターン５６の側壁部にサイドウォール５７
を形成する。
【００３８】次いで、このサイドウォール５７をマスク
にして前記第２の導電材料膜をエッチングする。ここ
で、このエッチングでは、第１の導電材料膜５０より第
２の導電材料膜５１の方がエッチングレートが速くなる
ように形成されていることから、このようにエッチング
レートに差がでる条件でエッチングすることにより、先
の第２実施形態例の場合と同様に、第１の導電材料膜５
０をエッチングストッパとして機能させることができ
る。よって、第１の導電材料膜５０をエッチングストッ
パとして機能させ、これによりほとんど第２の導電材料
膜５１のみをエッチングし、図４（ｄ）に示すようにコ
ンタクトホール６内のコンタクト部５２に連続する有底
円筒状の記憶ノード電極５８を形成する。すなわち、第
１の導電材料膜５０によって底部（電極下部パターン）
が形成され、第２の導電材料膜５１から円筒部が形成さ
れた構造の記憶ノード電極５８を得る。その後、サイド
ウォール５７をフッ酸によるウエットエッチング処理で
除去し、さらにキャパシタ誘電膜（図示略）、セルプレ
ート電極（図示略）を形成してＤＲＡＭのメモリセルを
得る。
にして前記第２の導電材料膜をエッチングする。ここ
で、このエッチングでは、第１の導電材料膜５０より第
２の導電材料膜５１の方がエッチングレートが速くなる
ように形成されていることから、このようにエッチング
レートに差がでる条件でエッチングすることにより、先
の第２実施形態例の場合と同様に、第１の導電材料膜５
０をエッチングストッパとして機能させることができ
る。よって、第１の導電材料膜５０をエッチングストッ
パとして機能させ、これによりほとんど第２の導電材料
膜５１のみをエッチングし、図４（ｄ）に示すようにコ
ンタクトホール６内のコンタクト部５２に連続する有底
円筒状の記憶ノード電極５８を形成する。すなわち、第
１の導電材料膜５０によって底部（電極下部パターン）
が形成され、第２の導電材料膜５１から円筒部が形成さ
れた構造の記憶ノード電極５８を得る。その後、サイド
ウォール５７をフッ酸によるウエットエッチング処理で
除去し、さらにキャパシタ誘電膜（図示略）、セルプレ
ート電極（図示略）を形成してＤＲＡＭのメモリセルを
得る。
【００３９】このような製造方法にあっても、十分に薄
い厚さのサイドウォール５７を除去する分だけフッ酸に
よるウエットエッチング処理を行えばよいので、層間絶
縁膜３におけるＳｉ3 Ｎ4 膜５については、前述したよ
うに該Ｓｉ3 Ｎ4 膜５を十分に薄くすることができ、こ
れにより該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シ
ンター不足による界面特性の劣化が起こるなどの不都合
を防止することができる。また、第１の導電材料膜５０
と第２の導電材料膜５１とをエッチングレートに差があ
るように形成したので、前記エッチングレートの差を利
用して第２の導電材料膜５１をエッチングすることによ
り、記憶ノード電極５８を制御性良く形成することがで
きる。
い厚さのサイドウォール５７を除去する分だけフッ酸に
よるウエットエッチング処理を行えばよいので、層間絶
縁膜３におけるＳｉ3 Ｎ4 膜５については、前述したよ
うに該Ｓｉ3 Ｎ4 膜５を十分に薄くすることができ、こ
れにより該Ｓｉ3 Ｎ4 膜５にクラックが発生したり、シ
ンター不足による界面特性の劣化が起こるなどの不都合
を防止することができる。また、第１の導電材料膜５０
と第２の導電材料膜５１とをエッチングレートに差があ
るように形成したので、前記エッチングレートの差を利
用して第２の導電材料膜５１をエッチングすることによ
り、記憶ノード電極５８を制御性良く形成することがで
きる。
【００４０】なお、この第３実施形態例にあっても、そ
の変形例として、前記サイドウォール５７を炭素で形成
し、これにより該サイドウォール５７の除去をフッ酸に
よるエッチング処理でなくアッシング処理で行えるよう
にしてもよい。その場合には、図２に示した第１実施形
態例の変形例の場合と同様に、層間絶縁膜３からＳｉ 3
Ｎ4 膜５を無くし、これをＳｉＯ2 膜４の単層で形成す
ることができる。また、前記第３実施形態例では、マス
クパターン５３をレジストで形成したが、本発明はこれ
に限定されることなく、第２導電材料膜５１、第１導電
材料膜５０との間で十分なエッチングレートがとれる材
料で形成すればよく、例えばＳｉＯ2 で形成してもよ
い。さらに、図１〜図４においても、図５と同様に、Ｄ
ＲＡＭに必要なワード線およびビット線についてその記
載を省略している。
の変形例として、前記サイドウォール５７を炭素で形成
し、これにより該サイドウォール５７の除去をフッ酸に
よるエッチング処理でなくアッシング処理で行えるよう
にしてもよい。その場合には、図２に示した第１実施形
態例の変形例の場合と同様に、層間絶縁膜３からＳｉ 3
Ｎ4 膜５を無くし、これをＳｉＯ2 膜４の単層で形成す
ることができる。また、前記第３実施形態例では、マス
クパターン５３をレジストで形成したが、本発明はこれ
に限定されることなく、第２導電材料膜５１、第１導電
材料膜５０との間で十分なエッチングレートがとれる材
料で形成すればよく、例えばＳｉＯ2 で形成してもよ
い。さらに、図１〜図４においても、図５と同様に、Ｄ
ＲＡＭに必要なワード線およびビット線についてその記
載を省略している。
【００４１】
【発明の効果】以上説明したように本発明における請求
項１記載の半導体装置の製造方法は、電極材料膜に凸パ
ターンを形成し、次いで、この凸パターンの側壁部に形
成したサイドウォールをマスクにして電極材料膜をエッ
チングし、有底筒状の電極を形成する方法であるから、
電極材料膜のエッチングに際してはフッ酸によるウエッ
トエッチング処理でなく反応性イオンエッチング等のド
ライエッチングを採ることができ、これによりフッ酸処
理に伴うリフトオフによって各種パターンに剥がれなど
が生じるのを防止することができる。また、コンタクト
部を形成した層間絶縁膜にエッチングストッパとしての
Ｓｉ3 Ｎ4 膜を形成した場合に、該Ｓｉ3Ｎ4 膜がフッ
酸によるエッチングをほとんど受けないため、該Ｓｉ3
Ｎ4 膜を従来に比べ薄くすることでき、これにより該Ｓ
ｉ3 Ｎ4 膜にクラックが発生したり、シンター不足によ
る界面特性の劣化が起こるなどの不都合を防止すること
ができる。
項１記載の半導体装置の製造方法は、電極材料膜に凸パ
ターンを形成し、次いで、この凸パターンの側壁部に形
成したサイドウォールをマスクにして電極材料膜をエッ
チングし、有底筒状の電極を形成する方法であるから、
電極材料膜のエッチングに際してはフッ酸によるウエッ
トエッチング処理でなく反応性イオンエッチング等のド
ライエッチングを採ることができ、これによりフッ酸処
理に伴うリフトオフによって各種パターンに剥がれなど
が生じるのを防止することができる。また、コンタクト
部を形成した層間絶縁膜にエッチングストッパとしての
Ｓｉ3 Ｎ4 膜を形成した場合に、該Ｓｉ3Ｎ4 膜がフッ
酸によるエッチングをほとんど受けないため、該Ｓｉ3
Ｎ4 膜を従来に比べ薄くすることでき、これにより該Ｓ
ｉ3 Ｎ4 膜にクラックが発生したり、シンター不足によ
る界面特性の劣化が起こるなどの不都合を防止すること
ができる。
【００４２】請求項４記載の半導体装置の製造方法は、
コンタクトホール内に第１の導電材料膜と第２の導電材
料膜とを埋め込んでコンタクト部を形成し、かつこれら
第１の導電材料膜と第２の導電材料膜とから柱状パター
ンを形成し、さらにこの柱状パターンにおける第２の導
電材料膜の上部に凸パターンを形成し、該凸パターンの
側壁部にサイドウォールを形成し、このサイドウォール
をマスクにして前記第２の導電材料膜をエッチングし、
コンタクトホール内のコンタクト部に連続する有底筒状
の電極を形成する方法であるから、サイドウォールをマ
スクにした第２の導電材料膜のエッチングに際してはフ
ッ酸によるウエットエッチングでなく反応性イオンエッ
チング等のドライエッチングを採ることができ、これに
より前記請求項１記載の製造方法と同様に、フッ酸処理
に伴うリフトオフによって各種パターンに剥がれなどが
生じるのを防止することができる。また、コンタクト部
を形成した層間絶縁膜にエッチングストッパとしてのＳ
ｉ3 Ｎ4 膜を形成した場合に、該Ｓｉ3 Ｎ4 膜がフッ酸
によるエッチングをほとんど受けないため、該Ｓｉ 3 Ｎ
4 膜を従来に比べ薄くすることでき、これにより該Ｓｉ
3 Ｎ4 膜にクラックが発生したり、シンター不足による
界面特性の劣化が起こるなどの不都合を防止することが
できる。また、前記サイドウォールをマスクにした第２
の電極材料膜のエッチングに際しては、該第２の電極材
料膜とその下の第１の電極材料膜とのエッチングレート
の差を利用することにより、第２の電極材料膜を制御性
良くエッチングすることができる。
コンタクトホール内に第１の導電材料膜と第２の導電材
料膜とを埋め込んでコンタクト部を形成し、かつこれら
第１の導電材料膜と第２の導電材料膜とから柱状パター
ンを形成し、さらにこの柱状パターンにおける第２の導
電材料膜の上部に凸パターンを形成し、該凸パターンの
側壁部にサイドウォールを形成し、このサイドウォール
をマスクにして前記第２の導電材料膜をエッチングし、
コンタクトホール内のコンタクト部に連続する有底筒状
の電極を形成する方法であるから、サイドウォールをマ
スクにした第２の導電材料膜のエッチングに際してはフ
ッ酸によるウエットエッチングでなく反応性イオンエッ
チング等のドライエッチングを採ることができ、これに
より前記請求項１記載の製造方法と同様に、フッ酸処理
に伴うリフトオフによって各種パターンに剥がれなどが
生じるのを防止することができる。また、コンタクト部
を形成した層間絶縁膜にエッチングストッパとしてのＳ
ｉ3 Ｎ4 膜を形成した場合に、該Ｓｉ3 Ｎ4 膜がフッ酸
によるエッチングをほとんど受けないため、該Ｓｉ 3 Ｎ
4 膜を従来に比べ薄くすることでき、これにより該Ｓｉ
3 Ｎ4 膜にクラックが発生したり、シンター不足による
界面特性の劣化が起こるなどの不都合を防止することが
できる。また、前記サイドウォールをマスクにした第２
の電極材料膜のエッチングに際しては、該第２の電極材
料膜とその下の第１の電極材料膜とのエッチングレート
の差を利用することにより、第２の電極材料膜を制御性
良くエッチングすることができる。
【図１】（ａ）〜（ｃ）は本発明の半導体装置の製造方
法の第１実施形態例を工程順に説明するための要部側断
面図である。
法の第１実施形態例を工程順に説明するための要部側断
面図である。
【図２】第１実施形態例の変形例を説明するための要部
側断面図である。
側断面図である。
【図３】本発明の半導体装置の製造方法の第２実施形態
例を説明するための要部側断面図である。
例を説明するための要部側断面図である。
【図４】（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の第３実施形態例を工程順に説明するための要部側断
面図である。
法の第３実施形態例を工程順に説明するための要部側断
面図である。
【図５】（ａ）〜（ｅ）は従来の半導体装置の製造方法
の一例を工程順に説明するための要部側断面図である。
の一例を工程順に説明するための要部側断面図である。
２ 拡散層（導電部） ３ 層間絶縁膜 ４ Ｓｉ
3 Ｎ4 膜 ６ コンタクトホール ７、５２ コンタクト部
２０ 電極材料膜 ２１、４２、５６ 凸パターン ２２、５７ サイド
ウォール ２３、３０、５８ 記憶ノード電極 ４０ 第１の電
極材料膜 ４１ 第２の電極材料膜 ５０ 第１の導電材料膜 ５１ 第２の導電材料膜 ５３ マスクパターン
５４ 柱状パターン ５５ 縮小マスクパターン
3 Ｎ4 膜 ６ コンタクトホール ７、５２ コンタクト部
２０ 電極材料膜 ２１、４２、５６ 凸パターン ２２、５７ サイド
ウォール ２３、３０、５８ 記憶ノード電極 ４０ 第１の電
極材料膜 ４１ 第２の電極材料膜 ５０ 第１の導電材料膜 ５１ 第２の導電材料膜 ５３ マスクパターン
５４ 柱状パターン ５５ 縮小マスクパターン
Claims (4)
- 【請求項１】 導電層上の層間絶縁膜に、該導電層に電
気的に導通しかつ層間絶縁膜上に臨ませてコンタクト部
を複数形成し、前記層間絶縁膜上でかつ前記複数のコン
タクト部の直上位置に、それぞれ有底筒状の電極をその
直下のコンタクト部に連続させて形成する半導体装置の
製造方法であって、 前記複数のコンタクト部を形成した層間絶縁膜上に、該
層間絶縁膜上に臨むコンタクト部に連続しかつこれを覆
って前記電極となる電極材料膜を形成する工程と、 前記電極材料膜の上部をエッチングし、前記電極の凹部
の平面形状外形に対応する外形を有した凸パターンを、
該電極材料膜上部における前記コンタクト部の略直上位
置に形成する工程と、 前記凸パターンの側壁部にサイドウォールを形成する工
程と、 前記サイドウォールをマスクにして前記電極材料膜をエ
ッチングし、有底筒状の電極を形成する工程と、を備え
たことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記サイドウォールが、炭素からなるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記電極材料膜の形成を、前記層間絶縁
膜上に第１の電極材料膜を形成し、続いてこれとエッチ
ングレートの異なる第２の電極材料膜を該第１の電極材
料膜上に積層することによって行い、 前記電極材料膜の上部をエッチングすることによる前記
凸パターンの形成を、前記第２の電極材料膜をエッチン
グすることによって行うことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 導電層上の層間絶縁膜に、該導電層に通
じるコンタクトホールを複数形成する工程と、 前記コンタクトホールの内壁面を覆い、かつ前記導電層
に電気的に導通した状態で第１の導電材料膜を形成する
工程と、 前記第１の導電材料膜上に、前記コンタクトホールを埋
め込んだ状態で該第１の導電材料膜よりエッチングレー
トの速い第２の導電材料膜を形成する工程と、 該第２の導電材料膜上の、前記コンタクトホールの直上
位置に柱状のマスクパターンを形成する工程と、 前記マスクパターンをマスクにして前記第２の導電材料
膜および第１の導電材料膜をエッチングし、該第２の導
電材料膜と第１の導電材料膜とを、前記コンタクトホー
ルのそれぞれの直上位置にて柱状パターンとする工程
と、 このエッチング後、前記マスクパターンを等方性エッチ
ングしてその横方向の長さを縮め、縮小マスクパターン
を形成する工程と、 前記縮小マスクパターンをマスクにして前記第２の導電
材料膜の上部をエッチングし、凸パターンを形成する工
程と、 前記縮小マスクパターンを除去した後前記凸パターンの
側壁部にサイドウォールを形成する工程と、 前記サイドウォールをマスクにして前記第２の導電材料
膜をエッチングし、第１の導電材料膜と第２の導電材料
膜とからコンタクトホール内に埋め込まれたコンタクト
部、およびこれに連続する有底筒状の電極を形成する工
程と、を備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051237A JPH10256497A (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051237A JPH10256497A (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256497A true JPH10256497A (ja) | 1998-09-25 |
Family
ID=12881349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051237A Pending JPH10256497A (ja) | 1997-03-06 | 1997-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323450B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
| CN113314563A (zh) * | 2020-02-26 | 2021-08-27 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
-
1997
- 1997-03-06 JP JP9051237A patent/JPH10256497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323450B1 (ko) * | 1999-12-31 | 2002-02-06 | 박종섭 | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 |
| CN113314563A (zh) * | 2020-02-26 | 2021-08-27 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
| CN113314563B (zh) * | 2020-02-26 | 2024-02-09 | 铠侠股份有限公司 | 非易失性半导体存储装置及其制造方法 |
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