KR20020055144A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 하부절연층이 구비된 반도체기판에 비트라인 콘택플러그로 접속되는 비트라인을 형성하고 전체표면상부를 평탄화시키는 절연막을 형성한 다음, 상기 절연막을 식각하여 상기 반도체기판의 예정된 부분에 접속되는 저장전극 콘택플러그를 형성하는 공정으로 저장전극 콘택플러그와 비트라인 콘택플러그가 상측 또는 하측에서 서로 접속되는 브릿지(bridge) 현상 및 키홀(key hole) 현상의 유발을 방지하여 반도체소자의 특성 열화를 방지하고 그에 따른 소자의 신뢰성 및 수율을 향상시키는 기술이다.

Description

반도체 소자의 캐패시터 형성방법{method for forming capacitor of semiconductor device}

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 메모리 소자의 비트라인과 저장전극을 형성하기 위한 콘택공정시 유발될 수 있는 문제점을 해결하여 공정을 단순화시키고 그에 따른 반도체소자의 수율을 향상시키는 기술에 관한 것이다.

메모리 셀의 동작시 저항으로 인하여 소자의 고속 동작이 어렵게 되는 문제점을 해결하기 위하여 저장전극 콘택 저항을 감소시키는 방법에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.

도시되지않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상에 하부절연층을 형성한다.

이때, 상기 하부절연층은 소자분리막, 워드라인을 형성하고 그 상부를 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한 것이다.

그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀과 비트라인 콘택홀을 형성한다.

이때, 상기 콘택홀은 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 형성한 것이다.

그 다음, 상기 저장전극 콘택홀과 비트라인 콘택홀을 매립하는 저장전극 제1콘택플러그 및 비트라인 콘택플러그를 형성한다.

이때, 상기 저장전극 제1콘택플러그 및 비트라인 콘택플러그는 상기 저장전극 콘택홀과 비트라인 콘택홀을 통하여 상기 반도체기판에 접속되는 도전층으로 형성하고 평탄화식각공정을 실시하여 형성한 것이다. 여기서, 상기 도전층은 텅스텐으로 형성한다.

그 다음, 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성한다. 그리고, 그 상부를 평탄화시키는 층간절연막을 형성한다.

그리고, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 저장전극 제1콘택플러그를 노출시키고 상기 저장전극 제1콘택플러그에 접속되는 저장전극 제2콘택플러그를 형성한다.

이때, 상기 저장전극 제2콘택플러그는 전체표면상부에 도전층, 예를들면 텅스텐막을 증착하고 이를 평탄화식각하여 형성한다.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 따라 저장전극 제1콘택플러그와 비트라인 콘택플러그가 상측이나 하측에서 서로 접속되는 브릿지(bridge) 현상 및 키홀(key hole) 현상을 유발할 수 있어 반도체소자의 특성을 열화시키고 그에 따른 소자의 신뢰성 및 수율을 저하기키는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 비트라인 형성후 한번의 콘택식각공정으로 저장전극 콘택플러그를 형성하여 소자의 특성 열화를 방지함으로써 반도체소자의 특성, 신뢰성 및 수율을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판13 : 소자분리막

15 : 워드라인17 : 하부절연층

19 : 제1절연막21 : 제1감광막패턴

23 : 비트라인 콘택플러그27 : 비트라인용 도전층

29 : 제2감광막패턴 31 : 비트라인

33 : 제2절연막 35 : 제3절연막

37 : 제4절연막 39 : 장벽금속층

41 : 저장전극 콘택플러그

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

하부절연층이 구비된 반도체기판에 비트라인 콘택플러그로 접속되는 비트라인을 형성하는 공정과,

전체표면상부를 평탄화시키는 절연막을 형성하는 공정과,

상기 절연막을 식각하여 상기 반도체기판의 예정된 부분에 접속되는 저장전극 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.

도 1a 를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(13)을 비활성영역에 형성하고 상기 반도체기판(11)의 활성영역에 워드라인(15)을 형성한다.

그리고, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다. 이때, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한 것이다.

그리고, 상기 하부절연층(17) 상부에 상기 제1절연막(19)을 형성한다.

그리고, 상기 제1절연막(19) 상부에 제1감광막패턴(21)을 형성한다. 이때, 상기 제1감광막패턴(21)은 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.

도 1b를 참조하면, 상기 제1감광막패턴(21)을 마스크로 하여 상기 제1절연막(19)과 하부절연층(17)을 식각하여 비트라인 콘택 영역으로 예정된 부분의 반도체기판(11)을 노출시키는 비트라인 콘택홀을 형성하고 이를 통하여 상기 반도체기판(11)에 접속되는 비트라인 콘택플러그(23)를 형성한다.

이때, 상기 비트라인 콘택플러그(23)는 텅스텐을 이용하여 형성한다.

그 다음, 상기 제1감광막패턴(21)을 제거한다.

도 1c를 참조하면, 상기 비트라인 콘택플러그(23)에 접속되는 비트라인용 도전층(27)을 전체표면상부에 형성한다.

그 다음, 상기 비트라인용 도전층 상부에 제2감광막패턴(29)을 형성한다. 이때, 상기 제2감광막패턴(29)은 비트라인 마스크를 이용한 노광 및 현상공정으로 형성한다.

도 1d를 참조하면, 상기 제2감광막패턴(29)을 마스크로 하여 상기 비트라인용 도전층(27)을 식각하고 상기 제2감광막패턴(29)을 제거하여 비트라인(31)을 형성한다.

도 1e를 참조하면, 전체표면상부를 평탄화시키는 제2절연막(33)을 형성한다.

이때, 상기 제2절연막(33)은 USG 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 제2절연막(33) 상부에 제3절연막(35)과 제4절연막(37)을 형성한다. 이때, 상기 제3절연막(35)과 상기 제4절연막(37)은 TEOS 또는 질화막으로 형성한다.

도 1f를 참조하면, 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(11)의 활성영역을 노출시키는 저장전극 콘택홀(도시안됨)을 형성한다.

그리고, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(41)를 형성한다. 여기서, 상기 저장전극 콘택플러그(41)는 전체표면상부에 텅스텐막을 증착하고 이를 평탄화식각하여 형성한다.

이때, 상기 저장전극 콘택플러그(41)는 상기 콘택홀과의 계면에 장벽금속층(39)이 구비된 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극 콘택플러그와 비트라인 콘택플러그가 상측 또는 하측에서 서로 접속되는 브릿지(bridge) 현상 및 키홀(key hole) 현상의 유발을 방지할 수 있어 반도체소자의 특성 열화를 방지하고 그에 따른 소자의 신뢰성 및 수율을 향상시키는 효과를 제공한다.

Claims (2)

1. 하부절연층이 구비된 반도체기판에 비트라인 콘택플러그로 접속되는 비트라인을 형성하는 공정과,

   전체표면상부를 평탄화시키는 절연막을 형성하는 공정과,

   상기 절연막을 식각하여 상기 반도체기판의 예정된 부분에 접속되는 저장전극 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 비트라인 콘택플러그와 저장전극 콘택플러그는 장벽금속층과 텅스텐 적층구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.