KR19990004612A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 워드라인이 형성된 제1층간절연막/제1평탄화절연막 상부에 제2층간절연막을 형성하고 상기 제2층간절연막 상부에 비트라인을 형성한 다음, 전체표면상부에 제1유전체막과 하부전극용 제1전도층을 순차적으로 형성하고 상기 하부전극용 제1전도층 측벽에 절연막 스페이서를 형성한 다음, 상기 하부전극용 제1전도층과 제1유전체막을 식각하되, 저장전극 마스크를 이용하여 실시하고 전체표면상부에 제3층간절연막/제2평탄화절연막/제4층간절연막을 순차적으로 형성한 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판 및 하부전극용 제1전도층과 접속되는 하부전극을 형성한 다음, 상기 하부전극 상부에 유전체막과 상부전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성함으로써 반도체소자의 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하부전극인 저장전극의 표면적을 증가시켜 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, (εo × εr × A) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장저극의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.

도시되진 않았으나 종래기술에 따른 반도체소자의 실린더형 저장전극 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극(도시안됨) 또는 비트라인(도시안됨)이 형성하고, 비.피.에스.지. (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함) 와 같이 플로우가 잘되는 절연물질로 형성한다. 그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀을 형성한다.

그리고, 상기 콘택홀을 통하여 상기 반도체기판의 예정된 부분에 접속되는 제1다결정실리콘막을 소정두께 형성한다. 그리고, 그 상부에 희생산화막(도시안됨)을 소정두께 형성한다.

그 다음에, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 희생산화막과 제1다결정실리콘막을 순차적으로 식각한다. 이때, 상기 식각공정은 하부절연층을 식각장벽으로 하여 실시한다.

그리고, 전체표면상부에 제2다결정실리콘막을 소정두께 형성하고 이를 이방성식각하여 상기 희생산화막과 제1다결정실리콘막의 측벽에 제2다결정실리콘막 스페이서를 형성한다.

그리고, 상기 희생산화막을 제거하여 실린더형 저장전극을 형성한다.

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 없어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 표면이 반구형으로 형성되어 표면적인 증가된 실린더형 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1i 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체기판 2 : 소자분리막

3 : 게이트산화막 4 : 게이트전극

5 : 마스크 산화막 6 : 제1층간절연막

7 : 제1평탄화절연층 8 : 제2층간절연막

9 : 비트라인 10 : 텅스텐 실리사이드

11 : 제1유전체막 12 : 하부전극용 제1전도층

13 : 질화막 스페이서 14 : 제3층간절연막

15 : 제2평탄화절연층 16 : 제4층간절연막

17 : 하부전극용 제2전도층 18 : 유전체막

19 : 상부전극용 전도층 30 : 제1감광막패턴

40 : 제2감광막패턴 50 : 콘택홀

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

워드라인이 형성된 제1층간절연막/제1평탄화절연막 상부에 제2층간절연막을 형성하는 공정과,

상기 제2층간절연막 상부에 비트라인을 형성하는 공정과,

전체표면상부에 제1유전체막과 하부전극용 제1전도층을 순차적으로 형성하는 공정과,

상기 하부전극용 제1전도층 측벽에 절연막 스페이서를 형성하는 공정과,

상기 하부전극용 제1전도층과 제1유전체막을 식각하되, 저장전극 마스크를 이용하여 실시하는 공정과,

전체표면상부에 제3층간절연막/제2평탄화절연막/제4층간절연막을 순차적으로 형성하는 공정과,

상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

상기 콘택홀을 통하여 상기 반도체기판 및 하부전극용 제1전도층과 접속되는 하부전극을 형성하는 공정과,

상기 하부전극 상부에 유전체막과 상부전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1i 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.

먼저, 반도체기판(1)에 소자분리막(2)를 형성하고, 게이트산화막(3), 게이트 전극용 전도층(4), 마스크 산화막(5) 및 절연막 스페이서(도시안됨)등의 구조로 워드라인을 형성하고, 전체표면상부에 제1층간절연막(6)을 형성한다. 그리고, 그 상부를 평탄화시키는 제1평탄화절연막(7)을 형성한다. 이때, 상기 제1평탄화절연막(7)은 소자분리절연막, 게이트산화막 및 게이트전극이 형성되고, 비.피.에스.지. (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.

그 다음에, 상기 제1평탄화절연막(7) 상부에 제2층간절연막(8), 비트라인용 전도층(9) 및 텅스텐 실리사이드(10)를 순차적으로 형성하고, 비트라인 마스크(도시안됨)를 이용하여 상기 텅스텐 실리사이드(10) 및 비트라인용 전도층(9)을 순차적으로 식각함으로써 비트라인을 형성한다.

여기서, 100 은 90°회전시켜 도시된 것으로, 본래 워드라인과 비트라인은 서로 직교하도록 형성한다. (도 1a)

그 다음에, 전체표면상부에 제1유전체막(11)과 다결정실리콘막(12)을 순차적으로 형성한다. (도 1b)

그리고, 전체표면상부에 질화막을 일정두께 형성하고, 이를 이방성식각하여 상기 다결정실리콘막(12)의 측벽에 질화막 스페이서(13)를 형성한다. 이때, 상기 질화막 스페이서(13)는 인접하는 전도층 간의 절연을 목적으로 한다. (도 1c)

그 다음, 전체표면상부에 제1감광막패턴(30)을 형성한다. 이때, 상기 저장전극마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 1d)

그리고, 제1감광막패턴(30)을 마스크로하는 식각공정으로 상기 다결정실리콘막(12)와 제1유전체막(11)을 순차적으로 식각한다.

한편, 도 1f 는 상기 도 1e 공정후의 평면을 도시하는 평면도이다. (도 1e, 도 1f)

그 다음, 전체표면상부에 제3층간절연막(140을 일정두께 형성하고, 그 상부를 평탄화시키는 제2평탄화절연막(15)을 형성한다.

그리고, 상기 제2평탄화절연막(15) 상부에 제4층간절연막(16)을 일정두께 형성하고, 그 상부에 제2감광막패턴(40)을 형성한다. (도 1g)

그 다음에, 상기 제2감광막패턴(40)을 마스크로하여 상기 반도체기판(1)의 예정된 부분을 노출시키는 콘택홀(50)을 형성한 다음, 상기 제2감광막패턴(40)을 제거한다. (도 1h)

그리고, 상기 콘택홀(50)을 통하여 상기 반도체기판(1)에 접속되는 실린더형 하부전극용 전도층(17), 즉 저장전극을 형성한다. 이때, 상기 저장전극은 상기 다결정실리콘막(12)과도 접속되어 표면적이 증가된 것이다.

그 다음에, 상기 저장전극(17) 표면에 유전체막(18)과 플레이트전극인 상부전극용 전도층(19)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. (도 1i)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (1)

1. 워드라인이 형성된 제1층간절연막/제1평탄화절연막 상부에 제2층간절연막을 형성하는 공정과,

   상기 제2층간절연막 상부에 비트라인을 형성하는 공정과,

   전체표면상부에 제1유전체막과 하부전극용 제1전도층을 순차적으로 형성하는 공정과,

   상기 하부전극용 제1전도층 측벽에 절연막 스페이서를 형성하는 공정과,

   상기 하부전극용 제1전도층과 제1유전체막을 식각하되, 저장전극 마스크를 이용하여 실시하는 공정과,

   전체표면상부에 제3층간절연막/제2평탄화절연막/제4층간절연막을 순차적으로 형성하는 공정과,

   상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

   상기 콘택홀을 통하여 상기 반도체기판 및 하부전극용 제1전도층과 접속되는 하부전극을 형성하는 공정과,

   상기 하부전극 상부에 유전체막과 상부전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 반도체소자인 캐패시터 형성방법.