KR20020089987A - 엠에프이엘 소자의 제조방법 - Google Patents

Abstract

본 발명은 강유전성 램(Ferroelectric RAM)과 로직(Logic)을 단일 칩에 구현한 엠에프이엘(MFeL) 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 먼저, 메모리 영역 및 로직 영역을 갖으며, 소오스/드레인 영역들을 포함하는 하지층이 형성된 실리콘 기판을 마련하고, 상기 하지층 상에 실리콘 기판의 메모리 영역에 형성된 소오스 영역과 전기적으로 콘택되는 캐패시터 하부 전극을 형성한다. 그런다음, 상기 캐패시터 하부 전극 및 하지층 상에 상기 캐패시터 하부 전극을 노출시키는 콘택홀을 갖으면서 평탄한 표면을 갖는 산화막을 형성한 상태에서, 상기 콘택홀을 포함한 산화막 상에 강유전성 물질막을 형성하고, 이어서, 상기 산화막이 노출될 때까지, 상기 강유전성 물질막의 전 표면을 식각한다. 그리고나서, 잔류된 강유전성 물질막 및 이에 인접하는 산화막 부분 상에 캐패시터 상부 전극을 형성함으로써, 캐패시터를 구성한다. 이후, 공지의 후속 공정을 진행한다.

Description

엠에프이엘 소자의 제조방법{METHOD OF MANUFACTURING MFeL DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 강유전성 램(Ferroelectric RAM)과 로직(Logic)을 단일 칩에 구현한 엠에프이엘(MFeL) 소자의 제조방법에 관한 것이다.

전형적인 반도체 메모리 소자, 예컨데, 디램(Dynamic Random Access Memory) 소자에 있어서는 데이터 저장을 위해서 유전 물질(dielectric material)을 사용하고 있다. 상기 데이터 저장은 디램 소자의 각 셀들에 구비되는 캐패시터에 전하가 축적된다는 것을 의미하며, 캐패시터에 축적된 전하는 이상적으로는 소멸되지 않는다. 그러나, 캐패시터에 저장된 초기 전하량은 각 셀에 구비되는 트랜지스터의 p-n 접합 등에서 발생되는 캐패시터의 누설 전류에 의해 소멸될 수 있으며, 결국, 데이터의 자연 소실이 발생될 수 있다.

따라서, 디램 소자는 각 셀에 저장된 데이터들이 완전히 소실되기 전에, 저장된 데이터를 읽어서 그 읽어낸 정보에 맞추어 재차 초기의 전하량으로 재충전 해주어야 하는 과정이 필요하다. 저장된 셀 전하의 재충전 과정을 리플레쉬(refresh) 동작이라 부르며, 디램 소자는 상기 리플레쉬 동작을 주기적으로 반복해야만 각 디램 셀에서의 데이터 저장이 유지될 수 있다. 그런데, 상기 디램 소자에서의 리플레쉬 동작은 소자 특성에 영향을 받는 것이므로, 그 제어가 매우 까다롭다.

반면, 통상의 유전 물질 대신에 강유전성 물질(Ferroelectric material)을 이용하는 강유전성 램(Ferroelectric RAM)은 상기 강유전성 물질이 주기적으로 전압이 인가되지 않아도 분극 상태를 유지할 수 있다는 특성을 갖는 것으로부터, 리플레쉬 동작을 행하지 않아도 된다는 잇점을 갖는다.

따라서, 이러한 강유전성 램은 디램을 대체할 것으로 기대되어 많은 개발이 이루어지고 있는 실정이며, 아울러, 최근에는 메모리(Memory)와 로직(Logic)을 단일 칩에 구현하는 MML(Merged Memory and Logic) 소자에서 메모리로서 디램 대신에 강유전성 램을 구현하는 MFeL(Merged Ferroelectric and Logic) 소자에 대한 개발도 활발하게 이루어지고 있다.

이하에서는 상기한 MFeL 소자의 구조 및 그 제조방법을 도 1을 참조해서 설명하도록 한다.

도시된 바와 같이, 소자분리막들(2)이 구비된 실리콘 기판(1)이 마련되고, 상기 실리콘 기판(1)의 메모리 영역(M)과 로직 영역(L) 각각에는 게이트 전극(4)과 소오스/드레인 영역(6a, 6b)으로 구성되는 트랜지스터가 형성된다. 여기서, 도면부호 3은 게이트 산화막을, 그리고, 5는 스페이서를 각각 나타낸다. 상기 결과물 상에 제1층간절연막(7)이 형성되고, 메모리 영역(M)에서의 드레인 영역(6b)을 노출시키는 콘택홀이 형성되도록, 상기 제1층간절연막(7)의 소정 부분이 공지의 포토리소그라피 공정을 통해 선택적으로 식각되며, 그런다음, 상기 콘택홀 내에 도전막이매립되어 상기 드레인 영역(6b)과 콘택되는 제1콘택 플러그(8)가 형성된다. 비트라인(9)이 제1층간절연막(7) 상에 상기 제1콘택 플러그(8)와 콘택되게 형성된다.

제2층간절연막(10)이 비트라인(9)을 덮도록 상기 결과물 상에 형성되고, 제2콘택 플러그(11)가 상기 제2 및 제1층간절연막(10, 7)의 선택적 식각 및 도전막의 매립을 통해 메모리 영역(M)에 형성된 소오스 영역(6a)과 콘택되도록 형성된다. 제1도전막, 강유전성 물질막 및 제2도전막이 차례로 증착되고, 포토리소그라피 공정에 의해 상기 막들이 패터닝되어 상기 제2콘택 플러그(11)와 콘택되는 하부 전극(12a)과 강유전성 물질막(13) 및 상부 전극(14a)으로 구성되는 캐패시터(15)가 형성된다.

제3층간절연막(16)이 상기 캐패시터(15)를 덮도록 상기 결과물 상에 형성되고, 그런다음, 그 표면이 평탄화된다. 제3콘택 플러그(17)가 제3층간절연막(16)의 소정 부분들이 선택적으로 식각되고, 그리고, 도전막이 매립되는 것에 의해 캐패시터(15)의 상부 전극(14a)과 콘택되게 형성되며, 동시에, 제4콘택 플러그들(18)이 상기 제3, 제2 및 제1층간절연막(16, 10, 7)의 소정 부분들이 선택적으로 식각되고, 그리고, 도전막이 매립되는 것에 의해 로직 영역(L)에 형성된 소오스/드레인 영역(6c, 6d)와 각각 콘택되게 형성된다. 상기 제3 및 제4콘택 플러그(17, 18)를 포함한 제3층간절연막(16) 상에 금속막이 증착되고, 상기 금속막이 패터닝되어, 상기 제3 및 제4콘택 플러그들(17, 18)과 각각 콘택되는 제1 및 제2금속배선(19a, 19b)이 형성된다.

이후, 공지의 후속 공정이 수행되어 MFeL 소자가 완성된다.

그러나, 전술한 바와 같은 종래의 MFeL 소자는 캐패시터 형성시에 제2도전막과 강유전성 물질막 및 제1도전막을 동일한 마스크 패턴을 이용해서 연속적으로 건식 식각하게 되는데, 이 과정에서 상기 강유전성 물질이 그 자체의 물질 특성으로 인해 측면이 경사지게 식각되는 현상이 발생되므로, 원하는 용량을 얻기 위해 두께를 증가시키는데 어려움이 있고, 또한, 캐패시터의 크기 축소에도 어려움이 있다.

자세하게, 강유전성 캐패시터는 전형적인 캐패시터와는 달리, 강유전성 물질막의 두께, 즉, 전극간 거리가 클수록 큰 용량을 갖으며, 따라서, 강유전성 물질막의 두께를 증가시키면, 더 큰 용량을 얻을 수 있고, 아울러, 두께 증가를 통해 크기(width) 축소를 달성할 수 있다. 그런데, 상기 강유전성 물질은 그 물질 특성으로 인해 건식 식각시에 측면이 경사지게 식각되며, 특히, 식각 과정에서 측면 부분이 심하게 데미지(damage)를 받게 되어, 상기 강유전성 물질의 두께를 증가시킬 경우, 강유전성 캐패시터의 특성은 오히려 저하된다. 그러므로, 용량 증대 및 크기 축소를 위해 강유전성 물질막의 두께를 증가시키는데 어려움이 있다.

또한, 상기 MFeL 소자는 통상의 디램 소자와 마찬가지로 캐패시터가 특정 영역에만 형성되는 것으로 인해, 캐패시터 형성 영역과 그 이외 영역, 특히, 메모리 영역과 로직 영역간의 단차가 발생되며, 이러한 단차로 인해 후속 공정, 예컨데, 마스크 공정에서의 한정(define) 능력이 저하되는 현상이 야기된다. 또한, 마스크 공정에서의 한정 능력의 저하를 방지하기 위해서는 평탄화 공정이 수반되어야 하기 때문에, 공정 수 및 제조 비용의 증가가 초래된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 강유전성 물질막의 측면이 경사지게 식각되는 현상을 근본적으로 방지할 수 있는 MFeL 소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 강유전성 물질막의 두께 증가 및 이에 따른 캐패시터의 크기 감소가 가능한 MFeL 소자의 제조방법을 제공함에 그 다른 목적이 있다.

게다가, 본 발명은 캐패시터 형성 영역과 그 이외 영역간의 단차에 기인하는 문제를 해결할 수 있는 MFeL 소자의 제조방법을 제공함에 그 또 다른 목적이 있다.

아우러, 본 발명은 평탄화 공정이 필요없는 MFeL 소자의 제조방법을 제공함에 그 다른 목적이 있다.

도 1은 종래의 MFeL(Merged Ferroelectric and Logic) 소자를 도시한 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MFeL 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 실리콘 기판 2 : 소자분리막

3 : 게이트 산화막 4 : 게이트 전극

5 : 스페이서 6a,6b : 소오스/드레인 영역

7 : 제1층간절연막 8 : 제1콘택 플러그

9 : 비트라인 10 : 제2층간절연막

11 : 제2콘택 플러그 12 : 제1도전막

12a : 캐패시터 하부 전극 13 : 강유전성 물질막

14 : 제2도전막 14a : 캐패시터 상부 전극

15 : 캐패시터 16 : 제3층간절연막

17 : 제3콘택 플러그 18 : 제4콘택 플러그

19a : 제1금속배선 19b : 제2금속배선

20 : 하지층 21 : 제1감광막 패턴

22 : 산화막 23 : 제2감광막 패턴

24 : 제3감광막 패턴

상기와 같은 목적을 달성하기 위한 본 발명의 MFeL 소자의 제조방법은, 메모리 영역 및 로직 영역을 갖으며, 소오스/드레인 영역들을 포함하는 하지층이 형성된 실리콘 기판을 제공하는 단계; 상기 하지층 상에 상기 실리콘 기판의 메모리 영역에 형성된 소오스 영역과 전기적으로 콘택되는 캐패시터 하부 전극을 형성하는 단계; 상기 캐패시터 하부 전극 및 하지층 상에 상기 캐패시터 하부 전극을 노출시키는 콘택홀을 갖으면서 평탄한 표면을 갖는 산화막을 형성하는 단계; 상기 콘택홀을 포함한 산화막 상에 강유전성 물질막을 형성하는 단계; 상기 산화막이 노출될 때까지, 상기 강유전성 물질막의 전 표면을 식각하는 단계; 및 잔류된 강유전성 물질막 및 이에 인접하는 산화막 부분 상에 캐패시터 상부 전극을 형성하는 단계를 포함한다.

여기서, 상기 산화막은 상기 캐패시터 하부 전극 상에서의 형성 두께가 1,000∼3,000Å이 되는 두께로 형성한다.

본 발명에 따르면, 강유전성 물질막의 형성 영역을 한정한 후에 상기 강유전성 물질막의 매립을 행하기 때문에, 상기 강유전성 물질막의 측면이 경사지게 식각되는 문제를 근본적으로 해결할 수 있고, 이에 따라, 강유전성 물질막의 두께 증가가 가능하므로, 캐패시터의 크기 축소를 달성할 수 있다. 또한, 상기 산화막에 의해 캐패시터 형성 영역과 그 이외 영역간의 단차를 줄일 수 있기 때문에, 후속 공정의 신뢰성도 확보할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MFeL 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.

도 2a를 참조하면, 메모리 영역(M)과 로직 영역(L)을 갖는 실리콘 기판(1)을 마련하고, 상기 실리콘 기판(1) 상에 하지층(20)을 형성한다. 상기 하지층(20)의 형성은 종래와 동일한 공정순으로 진행한다.

자세하게, 먼저, 상기 실리콘 기판(1)의 표면에 소자분리막들(2)을 형성하고, 그런다음, 상기 소자분리막들(2)에 의해 한정된 상기 실리콘 기판(1)의 메모리 영역(M) 및 로직 영역(L) 각각의 액티브 영역 상에 게이트 전극(4)과 소오스/드레인 영역(6a, 6b)으로 구성되는 트랜지스터들(T)를 형성한다. 도면부호 3은 게이트 산화막을, 그리고, 5는 스페이서를 각각 나타낸다.

다음으로, 상기 트랜지스터들(T)을 덮도록 상기 실리콘 기판(1) 상에 제1층간절연막(7)을 형성하고, 그런다음, 상기 제1층간절연막(7)의 일부분을 선택적으로 식각하여 상기 실리콘 기판(1)의 메모리 영역(M)에 형성된 드레인 영역(6b)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 상기 드레인 영역(6b)과 콘택되는 제1콘택 플러그(8)를 형성하며, 그리고나서, 상기 제1층간절연막(7) 상에 상기 제1콘택 플러그(8)와 콘택되게 비트라인(9)을 형성한다.

그 다음, 상기 비트라인(9)을 덮도록 상기 비트라인(9) 및 상기 제1층간절연막(7) 상에 제2층간절연막(10)을 형성하고, 상기 제2 및 제1층간절연막(10, 7)의 소정 부분들을 선택적으로 식각하여 상기 실리콘 기판(1)이 메모리 영역(M)에 형성된 소오스 영역들(6a)을 노출시키는 콘택홀들을 형성한 후, 상기 콘택홀들 내에 도전막을 매립시킴으로써, 상기 실리콘 기판(1)의 메모리 영역(M)에 형성된 소오스 영역들(6a)과 각각 콘택되는 제2콘택 플러그들(11)을 형성한다.

계속해서, 상기와 같은 공정을 통해 형성된 하지층(20), 정확하게는, 상기 제2콘택 플러그들(11) 및 제2층간절연막(10) 상에 제1도전막(12)을 형성하고, 상기 제1도전막(12) 상에 캐패시터 하부 전극 형성 영역을 한정하는 제1감광막 패턴(21)을 형성한다. 여기서, 상기 제1도전막(12)을, 바람직하게, 금속막이다.

도 2b를 참조하면, 제1감광막 패턴을 식각 마스크로 이용해서 제1도전막을 식각함으로써, 캐패시터 하부 전극(12a)를 형성한다. 그런다음, 식각 마스크로 사용된 제1감광막 패턴을 제거한 상태에서, 상기 캐패시터 하부 전극(12a)과 제2층간절연막(10) 상에 평탄한 표면을 갖도록 산화막(22)을 형성한다. 여기서, 상기 산화막(22)의 두께는 후속에서 형성되는 강유전성 물질막의 두께를 고려한 두께, 예컨데, 상기 캐패시터 하부 전극(12a) 상에서의 형성 두께가 1,000∼3,000Å이 되도록 함이 바람직하다. 계속해서, 상기 산화막(22) 상에 강유전성 물질막 형성 영역을 한정하는 제2감광막 패턴(23)을 형성한다.

도 2c를 참조하면, 제2감광막 패턴을 식각 마스크로 이용해서 산화막(22)을 식각함으로써, 캐패시터 하부 전극(12a)을 노출시키는 콘택홀(C)을 형성한다. 그런다음, 식각 마스크로 이용된 상기 제2감광막 패턴을 제거한 상태에서, 콘택홀(C)을 포함한 산화막(22) 상에 졸-겔(Sol-Gel) 공정을 통해 강유전성 물질막(13)을 증착한다.

도 2d를 참조하면, 산화막이 노출될 때까지, 상기 강유전성 물질막(13)의 전 표면을 식각한다. 여기서, 상기 강유전성 물질막(13)의 식각은 에치백(Etchback), 또는, 화학적기계연마(Chemical Mechanical Polishing) 공정으로 수행함이 바람직하다. 그 다음, 잔류된 강유전성 물질막(13)과 산화막(22) 상에 캐패시터 상부 전극용 제2도전막(14)를 형성하고, 상기 제2도전막(14) 상에 캐패시터 상부 전극 형성 영역을 한정하는 제3감광막 패턴(24)을 형성한다. 상기 제2도전막(14)은, 바람직하게, 금속막이다.

도 2e를 참조하면, 제3감광막 패턴을 식각 마스크로 이용하여 제2도전막을 식각함으로써, 캐패시터 상부 전극(14a)을 형성하고, 이 결과로, 실리콘 기판(1)의메모리 영역(M)에 캐패시터(15)를 형성한다. 여기서, 상기 캐패시터(15)의 강유전성 물질막(13)은, 종래와는 달리, 산화막(22)에 의해 그 형성 영역이 한정되고, 매립 및 에치백을 통해 형성되므로, 그 형성시에 측면이 경사지게 식각되는 현상은 근본적으로 방지되며, 아울러, 식각 데미지에 의한 특성 저하도 초래되지 않는다.

도 2f를 참조하면, 캐패시터 상부 전극(14a) 및 산화막(22) 상에 제3층간절연막(16)을 형성한다. 그런다음, 상기 제3층간절연막(16)의 소정 부분들을 선택적으로 식각하고, 그리고, 도전막을 매립시켜 상기 캐패시터(15)의 상부 전극(14a)과 콘택되는 제3콘택 플러그(17)를 형성하며, 동시에, 상기 제3층간절연막(16), 산화막(22), 제2 및 제1층간절연막(10, 7)의 일부분을 선택적으로 식각하고, 그리고, 도전막을 매립시켜, 실리콘 기판(1)의 로직 영역(L)에 형성된 소오스 영역(6c) 및 드레인 영역(6d)과 각각 전기적으로 콘택되는 제4콘택 플러그들(18)을 형성한다. 이어서, 상기 결과물 상에 금속막을 증착한 후, 이를 패터닝하여 상기 제3 및 제4콘택 플러그(17, 18)와 각각 콘택되는 제1 및 제2금속배선(19a, 19b)을 형성한다.

이후, 공지의 후속 공정, 예컨데, 로직 영역에 대한 공정을 수행하여 본 발명에 따른 MFeL 소자를 완성한다.

상기와 같은 공정을 통해 제조되는 본 발명의 MFeL 소자는 캐패시터에서의 강유전성 물질막이, 예컨데, 다마신(damascene) 방식으로 형성되기 때문에 상기 강유전성 물질막의 측면이 경사지거나, 식각 데미지가 발생되는 것을 근본적으로 방지된다. 또한, 본 발명의 MFeL 소자는 강유전성 물질막의 두께 균일도가 높으며, 아울러, 강유전성 물질막의 두께 증가를 통해 캐패시터의 크기를 축소시킬 수 있다. 게다가, 본 발명의 MFeL 소자는 산화막의 형성을 통해 캐패시터 형성 영역과 그 이외 영역간의 단차 발생을 최소화시킬 수 있다.

이상에서와 같이, 본 발명의 방법은 산화막을 이용하여 강유전성 물질막의 형성 영역을 한정한 후에 상기 강유전성 물질막을 형성하기 때문에, 캐패시터 형성 과정에서 강유전성 물질막의 측면이 경사지게 식각되거나, 식각 데미지가 발생되는 것을 방지할 수 있으며, 그래서, 캐패시터는 물론, 소자 특성도 향상시킬 수 있다.

또한, 본 발명의 방법은 강유전성 물질막의 두께를 증가시킬 수 있기 때문에, 소망하는 캐패시터 용량을 얻으면서 캐패시터의 크기를 축소시킬 수 있으며, 그래서, 고집적화를 달성할 수 있다.

게다가, 본 발명의 방법은 강유전성 물질막의 형성 영역을 한정하는 산화막의 형성을 통해 캐패시터 형성 영역과 그 이외 영역들간의 단차를 최소화시킬 수 있기 때문에, 후속하는 마스크 공정의 신뢰성을 확보할 수 있으며, 그래서, 제조 수율을 향상시킬 수 있다.

아울러, 본 발명의 방법은 산화막의 형성을 통해 캐패시터 형성 영역과 그 이외 영역들간의 단차를 최소화시킬 수 있기 때문에, 후속에서 평탄화 공정이 필요치 않으며, 그래서, 생산성을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 메모리 영역 및 로직 영역을 갖으며, 소오스/드레인 영역들을 포함하는 하지층이 형성된 실리콘 기판을 제공하는 단계;

   상기 하지층 상에 상기 실리콘 기판의 메모리 영역에 형성된 소오스 영역과 전기적으로 콘택되는 캐패시터 하부 전극을 형성하는 단계;

   상기 캐패시터 하부 전극 및 하지층 상에 상기 캐패시터 하부 전극을 노출시키는 콘택홀을 갖으면서 평탄한 표면을 갖는 산화막을 형성하는 단계;

   상기 콘택홀을 포함한 산화막 상에 강유전성 물질막을 형성하는 단계;

   상기 산화막이 노출될 때까지, 상기 강유전성 물질막의 전 표면을 식각하는 단계; 및

   잔류된 강유전성 물질막 및 이에 인접하는 산화막 부분 상에 캐패시터 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MFeL 소자의 제조방법.
2. 제 1 항에 있어서, 상기 산화막의 형성 두께는

   상기 캐패시터 하부 전극 상에서의 형성 두께가 1,000∼3,000Å이 되도록 하는 것을 특징으로 하는 MFeL 소자의 제조방법.