KR20010061523A - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법Info
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 0.18 ㎛ 이하의 디자인 룰을 갖는 실린더형 캐패시터 형성시 사진공정의 오정렬(Mis-aline)과 하부전극과 접하는 폴리실리콘 라인의 윗 부분의 임계치수가 커지는 형상으로 하부전극 MPS(Metastable Polisicon)성장 공정시 엠보싱(embossing)에 의해 하부전극간 서로 브리지가 형성되어 소자의 전기적 특성을 저하 시키는 문제를 해소할 수 있도록 산화막인 TEOS막을 이용하여 노출된 폴리실리콘 라인을 덮어주므로 하부 전극간 단락 및 누설 전류 등의 문제를 원천적으로 방지하는 반도체 소자의 캐패시터 제조방법을 제공한다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터의 하부 전극간 브리지(Bridge)가 발생되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리 반도체 소자가 고집적화 되고 디자인 룰이 감소함에 따라 셀 사이즈 및 캐패시터 면적이 감소된다. 그럼에도 불구하고 DRAM의 안정적인 구동을 위해 필요한 최소한의 캐패시터 정전 용량은 확보되어야 한다. 이를 위해서는 캐패시터의 유전체의 두께를 줄이는 방법과 고유전율의 유전체막을 사용하는 방법 및 하부 전극의 유효 표면적을 증가시키는 방법이 있다. 하부전극의 유효 표면적을 증가시키기 위한 방안으로 실린더 구조, 스택구조, 핀구조 등 3차원 구조가 제시되고 있으며, 이러한 구조에 MPS(Metastable Polisicon)성장 공정으로 하부전극에 엠보싱(embossing)을 형성하는 방식이 더불어 도입되고 있다.
종래 반도체 소자의 캐패시터 제조방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러요소가 구비된 기판(10) 상에 제 1 폴리실리콘 라인(12)을 형성한 후 제 1 폴리실리콘 라인(12)에 스페이서(도시않됨)를 형성하고, 전체 상부면에 절연막(11)인 BPSG막을 플로우(Flow) 시켜 연마공정을 실시한 다음 전체 상부면에 질화막(13) 및 산화막(14) PE-TEOS막을 형성한다. 제 1 폴리실리콘 라인(12)과 절연되는 위치에 콘택 홀을 형성한 후 콘택 홀에 폴리실리콘을 매립하고, 에치 백(Etch back)공정을 실시하여 제 2 폴리실리콘 라인(15)를 형성한다. 그후, 전체 상부면에 코아(Core)산화막(도시않됨)인 PSG막과 반사방지막(도시않됨)인 SiON막을 순차적으로 증착한 후 마스크 및 식각공정으로 코아 산화막 패턴을 형성하고, 코아 산화막 패턴을 이용하여 하부 전극(16)을 형성한 후 하부전극(16)에 엠보싱(embossing)형태의 MPS(Metastable Polisicon;17)를 형성한다.
상기에서, 하부전극(16) 형성을 위한 사진공정시 오정렬 되거나, 제 2 폴리실리콘 라인(15)의 윗 부분의 인계치수가 커지는 현상으로 인하여 후속공정인 MPS 형성공정시 하부 전극(16)에 형성되는 엠보싱 형태의 MPS(17)가 노출된 제 2 폴리실리콘 라인(15)과 접하면서 하부전극(16) 간에 브리지(bridge;18)를 형성하여 소자가 단락되는 문제가 발생한다.
따라서, 본 발명은 하부 전극 간 누설 전류 및 단락되는 문제를 해소하여 소자의 전기적 특성 및 신뢰성이 우수한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 제 1 폴리실리콘 라인을 형성한 후 상기 제 1 폴리실리콘 라인에 스페이서를 형성하고, 전체 상부면에 절연막을 플로우 시킨 다음 평탄화하는 단계; 전체 상부면에 질화막 및 제 1 산화막을 형성한 후 제 2 폴리실리콘 라인을 정의하는 마스크 및 식각공정으로 상기 제 1 산화막, 질화막 및 절연막을 일부 식각하여 콘택 홀을 형성한 다음, 상기 콘택 홀에 폴리실리콘을 매립하여 제 2 폴리실리콘 라인를 형성한 후 에치 백공정을 실시하는 단계; 전체 상부면에 제 2 산화막을 형성한 후 코아산화막과 반사방지막을 순차적으로 증착하는 단계; 마스크 및 식각공정으로 상기 반사방지막, 코아 산화막, 제 1 및 2 산화막을 제거하여 상기 제 2 폴리실리콘 라인이 노출되도록 코아 산화막 패턴을 형성하는 단계; 상기 코아 산화막 패턴이 형성된 전체 상부면에 폴리실리콘막을 형성한 후 에치 백 공정을 실시한 다음 상기 코아산화막 패턴을 제거하여 하부 전극을 형성하는 단계; 및 상기 하부전극에 엠보싱형태의 MPS 형성공정을 실시한 후 전체 상부면에 유전체막 및 상부전극 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 및 20 : 기판 11 및 21 : 절연막
12 및 22 : 제 1 폴리실리콘 라인 13 및 23 : 질화막
14 : 산화막 15 및 26 : 제2 폴리실리콘라인
24 : 제 1 산화막 25 : 제 2 산화막
16 및 27 : 하부전극 17 및 28 : MPS
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2를 참조하면, 반도체 소자를 형성하기 위한 여러요소가 구비된 기판(20) 상에 제 1 폴리실리콘 라인(22)을 형성한 후 제 1 폴리실리콘 라인(22)에 스페이서(도시않됨)를 형성하고, 전체 상부면에 절연막(21)인 BPSG막을 플로우(Flow) 시킨 다음 평탄화 한다.
그후, 전체 상부면에 질화막(23) 및 제 1 산화막(24)을 형성한 후 제 2 폴리실리콘 라인을 정의하는 마스크 및 식각공정으로 제1 산화막(24), 질화막(23) 및 절연막(21)을 일부 식각하여 콘택 홀을 형성한 다음, 콘택 홀에 폴리실리콘을 매립하여 제 2 폴리실리콘 라인(26)를 형성한 후 에치 백(Etch back)공정을 실시한다.전체 상부면에 제 2 산화막(25)을 형성한 후 코아(Core)산화막(도시않됨)인 PSG막과 반사방지막(도시않됨)인 SiON막을 순차적으로 증착한다. 마스크 및 식각공정으로 질화막(23) 까지 반사방지막, 코아 산화막 제 1 및 2 산화막(24 및 25)을 제거하여 제 2 폴리실리콘 라인(26)이 노출되도록 코아 산화막 패턴을 형성한다.
코아 산화막 패턴이 형성된 전체 상부면에 폴리실리콘막을 형성한 후 에치 백 공정을 실시한 다음 코아산화막 패턴을 제거하여 하부 전극(27)을 형성한다. 하부전극(27)에 엠보싱(embossing)형태의 MPS(Metastable Polisicon;28) 형성공정을 실시하고, MPS(28)가 형성된 하부전극(27) 전체 상부면에 유전체막 및 상부전극(도시않됨)을 형성하여 캐패시터를 완성한다.
상기에서, 제 1 폴리실리콘 라인(22)에 형성되는 스페이서는 질화막으로 이루어지는데, 제 2 폴리실리콘 라인(26) 형성을 위한 식각공정시 제 1 폴리실리콘 라인(22)과 단락되는 것을 방지하기 위한 식각방지막 역할을 한다. 절연막(21)인 BPSG막을 플로우 시킴으로 BPSG막의 밀도가 증가되고 평탄화를 이룸으로 후속 연마공정 및 마스크 공정의 마진을 확보할 수 있다.
제 1 및 2 산화막(24 및 25)은 PE-TEOS막으로 이루어지고, 질화막(23)은 코아 산화막 제거공정시 과도한 식각공정으로 제 1 폴리실리콘 라인(22)과 하부전극(27)간에 단락 또는 누설전류를 방지하는 역할을 한다.
제 2 산화막(25)이 제 2 폴리실리콘 라인(26)을 덮어 보호하므로 하부전극(27)에 MPS(28) 형성공정을 실시하더라도 하부전극(27)간 단락이 발생하지 않고, 제 2 폴리실리콘 라인(26)의 오정렬 및 임계치수가 커지는 현상에도 전기적특성이 우수한 캐패시터를 형성할 수 있도록 한다.
상술한 바와같이, 본 발명은 종래 하부전극에 엠보싱 형태의 MPS 형성공정시 하부 전극간 브리지가 형성되는 문제를 해소하고, 제 2 폴리실리콘 라인이 오정렬되거나, 임계치수가 커지는 상황에도 산화막인 TEOS막이 제 2 폴리실리콘 라인을 덮어 보호하므로 하부 전극간 단락 및 누설 전류 등의 문제를 원천적으로 방지하므로 캐패시터의 전기적 특성이 향상된다.
Claims (3)
- 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 제 1 폴리실리콘 라인을 형성한 후 상기 제 1 폴리실리콘 라인에 스페이서를 형성하고, 전체 상부면에 절연막을 플로우 시킨 다음 평탄화하는 단계;전체 상부면에 질화막 및 제 1 산화막을 형성한 후 제 2 폴리실리콘 라인을 정의하는 마스크 및 식각공정으로 상기 제 1 산화막, 질화막 및 절연막을 일부 식각하여 콘택 홀을 형성한 다음, 상기 콘택 홀에 폴리실리콘을 매립하여 제 2 폴리실리콘 라인를 형성한 후 에치 백공정을 실시하는 단계;전체 상부면에 제 2 산화막을 형성한 후 코아산화막과 반사방지막을 순차적으로 증착하는 단계;마스크 및 식각공정으로 상기 반사방지막, 코아 산화막, 제 1 및 2 산화막을 제거하여 상기 제 2 폴리실리콘 라인이 노출되도록 코아 산화막 패턴을 형성하는 단계;상기 코아 산화막 패턴이 형성된 전체 상부면에 폴리실리콘막을 형성한 후 에치 백 공정을 실시한 다음 상기 코아산화막 패턴을 제거하여 하부 전극을 형성하는 단계; 및상기 하부전극에 엠보싱형태의 MPS 형성공정을 실시한 후 전체 상부면에 유전체막 및 상부전극 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,제 1 및 2 산화막은 PE-TEOS막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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