KR100367490B1 - 반도체소자의콘택홀형성방법 - Google Patents

반도체소자의콘택홀형성방법 Download PDF

Info

Publication number
KR100367490B1
KR100367490B1 KR1019950016030A KR19950016030A KR100367490B1 KR 100367490 B1 KR100367490 B1 KR 100367490B1 KR 1019950016030 A KR1019950016030 A KR 1019950016030A KR 19950016030 A KR19950016030 A KR 19950016030A KR 100367490 B1 KR100367490 B1 KR 100367490B1
Authority
KR
South Korea
Prior art keywords
layer
hard mask
etching
forming
insulating
Prior art date
Application number
KR1019950016030A
Other languages
English (en)
Other versions
KR970003465A (ko
Inventor
김승준
신기수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950016030A priority Critical patent/KR100367490B1/ko
Publication of KR970003465A publication Critical patent/KR970003465A/ko
Application granted granted Critical
Publication of KR100367490B1 publication Critical patent/KR100367490B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Abstract

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 반도체기판 상부에 게이트전극을 형성하고 전체표면상부에 제1절연막과 제2절연막을 형성하여 평탄화시킨 다음, 그 상부에 하드마스크층을 형성하고 상기 하드마스크층 상부에 제3절연막을 형성한 다음, 콘택마스크를 이용하여 상기 제3절연막을 완전히 또는 일부 식각하고 상기 제3절연막을 플로우시키거나 플로우고정후에 전면식각하여 상기 콘택마스크보다 작은 크기로 하드마스크층을 노출시킨 다음, 상기 제3절연막을 마스크로하여 상기 하드마스크층을 식각하고 상기 하드마스크층을 마스크로 하여 습식 또는 건식방법으로 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택홀 형성방법
본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 특히 플로우가 잘 되는 절연물질을 이용한 전면식각공정으로 미세한 콘택홀을 형성함으로써 소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체기판 상부에 게이트전극 또는 워드라인을 형성하고 상기 반도체기판에 비트라인이나 캐패시터를 형성하기 위하여 콘택홀을 형성하였다.
그리고, 반도체소자가 고집적화 됨에 따라 상기 콘택홀이 0.20㎛ 크기 이하로 형성되도록 하게 되었다.
그래서, 종래기술은 반도체기판 상부에 게이트전극을 형성하고 상기 게이트전극 측벽에 절연막 스페이서를 형성한 다음, 전체표면상부를 평탄화시키는 산화막을 형성하고 그 상부에 콘택마스크를 이용한 식각공정으로 상기 산화막을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성한다. 그리고, 상기 콘택홀의 크기를 감소시키기 위하여 전체표면상부에 다른 산화물을 일정두께 형성하고 이를 이방성 식각하여 상기 콘택홀의 측벽에 산화막 스페이서를 형성함으로써 미세한 크기의 콘택홀을 형성한다.
그러나, 상기 다른 산화막의 이방성식각공정시 실시되는 과도식각공정으로 인하여 상기 산화막이 식각되어 후속 공정에서 상기 미세 콘택홀을 통하여 형성되는 도전체와 상기 게이트전극과의 거리가 가까워져 누설전류가 증가되거나 상기 산화막의 파괴전압이 낮아져 반도체소자의 특성 및 신뢰성을 저하시킴으로써 반도체 소자의 고집적화를 가능하게 하는 문제점이 있다.
제1A도 내지 제1C도는 종래기술에 따른 반도체소자의 콘택홀 형성공정을 도시한 단면도이다.
제1A도를 참조하면, 반도체기판(61) 상부에 게이트전극(63)을 형성한다. 그리고, 상기 게이트전극(63) 측벽에 절연막 스페이서(65)를 형성한다. 그리고, 전체표면 상부에 일정두께 제1산화막(67)을 형성한다. 이때, 상기 제1산화막(67)은 테오스 (TEOS :Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함) 로 형성된 것이다. 그 다음에, 전체표면상부에 제2산화막(69)을 형성하여 평탄화시킨다. 이때, 상기 제2산화막(69)은 비.피.에스.지. (BPSG :Ｂoro Phospho Silicate Glass, 이하에서 BPSG라 함) 로 형성된 것이다. 그 다음에, 상기 제2산화막(69) 상부에 감광막패턴(71)을 형성한다. 이때, 상기 감광막패턴(71)은 콘택마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
제1B도를 참조하면, 상기 감광막패턴(71)을 마스크로 하여 상기 제2산화막(69) 및 제1산화막(67)을 순차적으로 식각함으로써 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(73)을 형성한다.
이때, 상기 콘택홀(73)을 형성하기 위한 식각공정시 실시되는 과도식각으로 인하여 상기 예정된 부분에 “A " 만큼 손상이 발생한다.
제1C도를 참조하면, 전체표면상부에 제3산화막(75)을 일정두께 형성한다.
그리고, 상기 제3산화막(75)을 이방성 식각하여 제3산화막(75) 스페이서를 형성함으로써 콘택홀(73)을 미세하게 형성한다.
이때, 상기 식각공정시 수반되는 과도식각공정으로 인하여, 상기 예정된 부분의 중심부가 “B " 만큼 손상을 입게되고 상기 제2산화막(69)이 식각되어 상기 제2산화막(69)의 두께가 얇게 된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 플로우가 잘되는 절연물질과 전면식각공정을 이용하여 미세 크기의 콘택홀을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체 소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 플로우가 잘되는 절연물질로 홈 또는 패턴을 형성하고 이를 플로우시킨 다음, 이를 전면식각하여 미세 콘택홀을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
게이트전극이 형성된 반도체기판 상에 제1절연막을 일정두께 형성하는 공정과,
전체표면상부를 평탄화시키는 제2절연막을 형성하는 공정과,
상기 제2절연막 상부에 하드마스크층인 도전층을 형성하는 공정과,
상기 하드마스크층 상부에 제3절연막을 형성하는 공정과,
콘택마스크를 이용한 사진식각공정으로 상기 제3절연막을 일정두께 식각하여 홈을 형성하는 공정과,
상기 제3절연막을 플로우 시키는 공정과,
상기 하드마스크층이 노출될 때까지 상기 제3절연막을 전면식각하는 공정과,
상기 제3절연막을 마스크로 하여 상기 하드마스크층을 식각하는 공정과,
상기 하드마스크층을 식각장벽 및 마스크로 하여 상기 제3절연막, 제2절연막 및 제1절연막을 식각함으로써 콘택홀을 형성하는 공정을 포함하며,
장시 제1절연막은 TEOS 산화막으로 형성되는 것과,
상기 제2절연막과 제3절연막은 BPSG 산화막으로 형성되는 것과,
상기 홈은 상기 제3절연막 전체두께의 50 내지 95 %를 식각하여 형성되는 것과,
상기 플로우공정은 질소가스분위기에서 700 내지 900 ℃ 온도로 실시되는 것과,
상기 하드마스크층의 식각공정은 상기 제3절연막과 상기 하드마스크층인 도전층의 식각선택비 차이를 이용하여 실시되되,
상기 제3절연막과 상기 하드마스크층의 식각선택비는 1 : 5 ~ 30 인 것과,
상기 하드마스크층을 마스크로 하는 식각공정은 상기 하드마스크층과 상기 제2,1절연막의 식각선택비를 1 : 5 ~ 15 로 하여 실시되는 것을 특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택홀 형성방법은,
게이트전극이 구비되는 반도체기판 상에 제1절연막을 형성하는 공정과,
전체표면상부에 평탄화된 제2절연막을 형성하는 공정과,
상기 제2절연막 상부에 하드마스크층을 형성하는 공정과,
상기 하드마스크층 상부에 제3절연막을 형성하는 공정과,
콘택마스크를 이용한 사진식각공정으로 상기 제3절연막을 식각하는 공정과,
상기 제3절연막을 플로우 시키는 공정과,
상기 제3절연막을 마스크로 하여 상기 하드마스크층을 식각하는 공정과,
상기 하드마스크층을 식각장벽 및 마스크로 하여 상기 제3절연막 및 일정두께의 제2절연막을 습식식각하는 공정과,
상기 하드마스크층 마스크로 하여 상기 하드마스크층 하부의 층들을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정을 포함하며,
상기 제1절연막은 TEOS 산화막으로 형성되는 것과,
상기 제2절연막은 제3절연막은 BPSG 산화막으로 형성되는 것과,
상기 제2절연막은 제3절연막은 2000 ~ 7000 Å 두께로 형성되는 것과,
상기 제2절연막은 제3절연막은 1 ~ 2 : 1의 두께비로 형성되는 것과,
상기 하드마스크층은 도전층이나 질화막으로 형성하는 것과,
상기 콘택홀은 0.05 내지 0.3㎛의 크기로 형성되는 것을 특징으로 한다.
한편, 본 발명의 원리는,
BPSG 로 형성된 층간절연막을 식각하는 콘택공정시 콘택홀 측벽에 절연막스페이서를 형성하기 위한 전면식각공정에서 층간절연막이 손실되는 현상이 유발되어 소자의 전기적 특성을 열화시키는 문제점을 해결하기 위하여, 층간절연막 상부에 하드마스크층인 도전층, 즉 다결정실리콘막이나 질화막을 형성하고 그 상부에 플로우가 잘되는 다른 층간절연막을 형성한 다음, 상기 다른 층간절연막을 플로우 시키고 플로우된 패턴을 전면식각하여 노출된 하드마스크층을 식각함으로써 하드마스크층 패턴을 형성하고 이를 마스크로 하여 반도체기판을 노출시키는 미세 콘택홀을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2A도 내지 제2E도는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성공정을 도시한 단면도이다.
제2A도를 참조하면, 반도체기판(11) 상부에 게이트산화막(13), 게이트전극(15) 및 절연막 스페이서(17)을 순차적으로 형성한다.
전체표면상부에 제1산화막(19)인 TEOS 산화막을 형성하고 그 상부에 제2산화막(21)인 제1 BPSG 산화막을 형성하여 평탄화시킨다.
이때, 상기 제2산화막(21)은 플로우가 잘되는 다른 절연물질로 형성할 수도 있다.
제2B도를 참조하면, 상기 제2산화막(21) 상부에 하드마스크층인 다결정실리콘막(23)을 일정두께 형성하고 그 상부에 제3산화막(25)인 제2 BPSG 산화막을 형성한다.
이때, 상기 제3산화막(25)은 플로우가 잘되는 다른 절연물질로 형성할 수도 있다.
그 다음에, 상기 제3산화막(25) 상부에 감광막패턴(27)을 형성한다. 이때, 감광막패턴(27)은 콘택마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
그 다음에, 상기 감광막패턴(27)을 마스크로 하여 상기 제3산화막(25)을 식각하여 홈(29)을 형성한다.
이때, 상기 홈(29)은 상기 제3산화막(25) 전체두께의 50 내지 95 % 두께를 식각함으로써 형성된 것이다.
제2C도를 참조하면, 상기 감광막패턴(27)을 제거한다. 그리고, 상기 제3산화막(25)을 플로우 시킨다. 이때, 상기 플로우 공정은 700 내지 900 ℃ 질소가스분위기에서 실시된 것이다.
제2D도를 참조하면, 상기 다결정실리콘막(23)이 노출될 때까지 상기 플로우된 제3산화막(25)을 일정두께 전면식각한다.
그리고, 상기 제2 BPSG 산화막(25)을 마스크로 하여 상기 다결정실리콘막 (23)을 식각하여 콘택홀의 크기를 결정한다.
여기서, 상기 다결정실리콘막(23) 식각공정은 상기 제3산화막(25)과의 식각선택비를 차이를 이용하여 실시화되, 상기 제3산화막(35)인 제2 BPSG 산화막과 다결정실리콘막(23)과의 식각선택비를 1 : 5 ~ 30 로 하여 실시한 것이다.
제2E도를 참조하면, 상기 제3산화막(25)을 제거하고 상기 다결정실리콘막 (23)을 마스크로 하여 상기 제2산화막(21) 및 제1산화막(19)을 식각함으로써 상기반도체기판(11)의 예정된 부분을 노출시키는 미세한 콘택홀(31)을 형성한다.
이때, 상기 식각공정은 상기 다결정실리콘막(23)과 상기 제2산화막(21) 및 제1산화막(19)과의 식각선택비를 1 : 5 ~ 15 로 하여 실시된 것이다.
제3A도 내지 제3E도는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성공정을 도시한 단면도이다.
제3A도를 참조하면, 반도체기판(11) 상부에 게이트전극(43) 및 절연막 스페이서(44)를 형성한다.
그리고, 전체표면상부에 제1산화막(45)인 TEOS 산화막을 형성하고 전체표면 상부를 평탄화시키는 제2산화막(47)인 제1BPSG 산화막을 형성한다.
상기 제2산화막(47) 상부에 다결정실리콘막(49)을 형성하고, 그 상부에 제3산화막(51)인 제2 BPSG 산화막을 형성한다. 이때, 상기 다결정실리콘막(49)은 하드마스크층으로 사용되는 층으로서, 질화막을 사용하여 하드마스크층을 대신 형성할 수 도 있다.
그리고, 상기 제2 BPSG 산화막(51) 상부에 감광막패턴(53)을 형성하고, 이를 마스크로 하여 상기 제3산화막(51)을 식각한다.
이때, 상기 제3산화막(51) 식각공정은 상기 다결정실리콘막(49)과의 식각선택비 차이를 이용하여 실시되되, 상기 다결정실리콘막(49)이 식각장벽으로 사용된 것이다.
여기서, 상기 제2,3산화막(47,51)인 BPSG 산화막은 2000 ~ 7000 Å 두께로 형성된 것이다. 그리고, 상기 제2산화막(47)인 제1 BPSG 산화막과 제3산화막(51)인제2 BPSG 산화막의 두께는 1 ~ 2 : 1 의 비율로 형성된 것이다.
그리고, 상기 다결정실리콘막(49)은 질화막으로 형성할 수도 있다.
제3B도를 참조하면, 상기 감광막패턴(53)을 제거한다. 그리고, 상기 제3산화막(51)인 제2 BPSG 산화막을 플로우 시킨다.
제3C도를 참조하면, 상기 플로우된 제3산화막(51)을 마스크로 하여 상기 다결정실리콘막(49)을 식각한다.
이때, 상기 식각공정은 상기 산화막(21)과 다결정실리콘막(49)의 식각선택비 차이를 이용하여 실시된 것이다.
제3D도를 참조하면, 습식방법으로 상기 제3산화막(51)과 일정두께의 제2산화막(47)을 습식식각 함으로써 상기 다결정실리콘막(49)의 하부로 언더컷 (under cut)을 형성한다.
제3E도를 참조하면, 상기 다결정실리콘막(49)을 마스크로 하여 상기 남아있는 제2산화막(47)과 제1산화막(45)을 식각함으로써 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(55)을 형성한다.
이때, 상기 콘택홀(55)의 상부가 넓게 형성되어 후속 공정에서 실시되는 상기 예정된 부분의 도전층 형성공정시 단차피복성을 향상시킬 수 있어 반도체소자의 고집적화를 가능하게 한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 콘택홀 형성방법은, 플로우가 잘되는 절연물질을 플로우 시키고 이를 마스크로 이용하여 미세한 콘택홀을 형성함으로써 콘택홀 형성공정시 발생되는 반도체기관의 손상을 감소시킬수 있으며, 일종의 하드마스크층인 다결정실리콘막을 사용하여 층간절연막의 감소현상을 줄일 수 있어 반도체소자의 누설전류 및 파괴전압이 낮아지는 것을 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A 도 내지 제 1C도는 종래기술에 따라 반도체소자의 콘택홀 형성공정을 도시한 단면도.
제 2E도 내지 제 2E도는 본 발명의 제1실시예에 따른 반도체소자의 콘택홀 형성공정을 도시한 단면도.
제 3A도 내지 제 3E도는 본 발명의 제2실시예에 따른 반도체소자의 콘택홀 형성공정을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 41, 61 : 반도체기판 13 : 게이트산화막
15, 43, 63 ; 게이트전극 17, 44, 65 : 절연막 스페이서
19, 47, 67 : 제1산화막, TEOS 산화막
21, 47, 69 : 제2산화막, 제 1 BPSG 산화막
23, 49 : 다결정실리콘막
25, 51, 75 : 제3산화막, 제 2 BPSG 산화막
25, 53, 71 : 감광막패턴
29 : 홈
31, 55, 73 : 콘택홀

Claims (15)

  1. 게이트전극이 형성된 반도체기판 상에 제1절연막을 일정두께 형성하는 공정과,
    전체표면상부를 평탄화시키는 제2절연막을 형성하는 공정과,
    상기 제2절연막 상부에 하드마스크층인 도전층을 형성하는 공정과,
    상기 하드마스크층 상부에 제3절연막을 형성하는 공정과,
    콘택마스크를 이용한 사진식각공정으로 상기 제3절연막을 일정두께 식각하여 홈을 형성하는 공정과,
    상기 제3절연막을 플로우 시키는 공정과,
    상기 하드마스크층이 노출될 때까지 상기 제3절연막을 전면식각하는 공정과,
    상기 제3절연막을 마스크로 하여 상기 하드마스크층을 식각하는 공정과,
    상기 하드마스크층을 식각장벽 및 마스크로 하여 상기 제3절연막, 제2절연막 및 제1절연막을 식각함으로써 콘택홀을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 제1절연막은 TEOS 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 제2절연막과 제3절연막은 BPSG 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서,
    상기 홈은 상기 제3절연막 전체두께의 50 내지 95% 를 식각하여 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  5. 제 1 항에 있어서,
    상기 플로우공정은 질소가스분위기에서 700 내지 900 ℃ 온도로 실시되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  6. 제 1 항에 있어서,
    상기 하드마스크층의 식각공정은 상기 제3절연막과 상기 하드마스크층인 도전층의 식각선택비 차이를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  7. 제 6 항에 있어서,
    상기 제3절연막과 상기 하드마스크층의 식각선택비는 1 : 5 ~ 30 인 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  8. 제 1 항에 있어서,
    상기 하드마스크층을 마스크로 하는 식각공정은 상기 하드마스크층과 상기 제2,1절연막의 식각선택비를 1 : 5 ~ 15 로 하여 실시되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  9. 게이트전극이 구비되는 반도체기판 상에 제1절연막을 형성하는 공정과,
    전체표면상부에 평탄화된 제2절연막을 형성하는 공정과,
    상기 제2절연막 상부에 하드마스크층을 형성하는 공정과,
    상기 하드마스크층 상부에 제3절연막을 형성하는 공정과,
    콘택마스크를 이용한 사진식각공정으로 상기 제3절연막을 식각하는 공정과,
    상기 제3절연막을 플로우 시키는 공정과,
    상기 제3절연막을 마스크로 하여 상기 하드마스크층을 식각하는 공정과,
    상기 하드마스크층을 식각장벽 및 마스크로 하여 상기, 제3절연막 및 일정두께의 제2절연막을 습식식각하는 공정과,
    상기 하드마스크층 마스크로 하여 상기 하드마스크층 하부의 층들을 식각하여 상기 반도체기판의 예정된 부분을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 콘택홀 형성방법.
  10. 제 9 항에 있어서,
    상기 제1절연막은 TEOS 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  11. 제 9 항에 있어서,
    상기 제2절연막과 제3절연막은 BPSG 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  12. 제 9 항에 있어서,
    상기 제2절연막과 제3절연막은 2000 ~ 7000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  13. 제 9항에 있어서,
    상기 제2절연막과 제3절연막은 1 ~ 2 : 1의 두께비로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  14. 제 9 항에 있어서,
    상기 하드마스크층은 도전층이나 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  15. 제 9 항에 있어서,
    상기 콘택홀은 0.05 내지 0.3 ㎛ 의 크기로 형성되는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
KR1019950016030A 1995-06-16 1995-06-16 반도체소자의콘택홀형성방법 KR100367490B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950016030A KR100367490B1 (ko) 1995-06-16 1995-06-16 반도체소자의콘택홀형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950016030A KR100367490B1 (ko) 1995-06-16 1995-06-16 반도체소자의콘택홀형성방법

Publications (2)

Publication Number Publication Date
KR970003465A KR970003465A (ko) 1997-01-28
KR100367490B1 true KR100367490B1 (ko) 2003-04-23

Family

ID=37491150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950016030A KR100367490B1 (ko) 1995-06-16 1995-06-16 반도체소자의콘택홀형성방법

Country Status (1)

Country Link
KR (1) KR100367490B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465604B1 (ko) * 1997-12-31 2005-04-20 주식회사 하이닉스반도체 반도체소자의제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465604B1 (ko) * 1997-12-31 2005-04-20 주식회사 하이닉스반도체 반도체소자의제조방법

Also Published As

Publication number Publication date
KR970003465A (ko) 1997-01-28

Similar Documents

Publication Publication Date Title
KR100394517B1 (ko) 집적회로에트렌치격리구조를형성하는방법
US6573168B2 (en) Methods for forming conductive contact body for integrated circuits using dummy dielectric layer
KR100403328B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100367490B1 (ko) 반도체소자의콘택홀형성방법
KR100546152B1 (ko) 반도체소자의콘택형성방법
KR100549576B1 (ko) 반도체 소자의 제조 방법
KR100367695B1 (ko) 반도체소자의비아콘택형성방법
KR100275340B1 (ko) 반도체소자의콘택홀형성방법
KR20010061523A (ko) 반도체 소자의 캐패시터 제조방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR0140733B1 (ko) 반도체소자의 미세콘택 형성방법
KR100430688B1 (ko) 반도체소자의콘택홀형성방법
KR100376985B1 (ko) 반도체 소자의 콘택 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100487915B1 (ko) 반도체소자의캐패시터형성방법
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR100785862B1 (ko) 다마신법을 이용한 게이트 전극 및 측벽 스페이서 형성방법
KR100505442B1 (ko) 반도체 소자의 콘택홀 형성방법
KR0166029B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100413042B1 (ko) 반도체소자의미세콘택홀형성방법
KR0140729B1 (ko) 미세콘택 형성방법
KR100258369B1 (ko) 반도체 소자의 콘택 형성방법
KR20030058636A (ko) 반도체소자의 형성방법
KR20060002182A (ko) 반도체소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee