KR20020014515A - 반도체소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 반도체기판 상에 패드절연막을 형성하고 소자분리마스크를 이용한 사진식각공정으로 트렌치를 형성하는 공정과, 상기 트렌치를 매립하여 소자분리막을 형성하되, 보더리스 콘택홀이 형성될 부분의 소자분리막을 식각하고 이를 폴리실리콘으로 매립하여 더미 활성영역을 형성하는 공정과, 상기 패드절연막을 제거하는 공정과, 상기 반도체기판 상에 트랜지스터를 형성하되, 상기 트랜지스터를 구성하는 도전층 상부에 살리사이드층을 형성하며 상기 더미 활성영역 상측에도 살리사이드층을 형성하는 공정과, 상기 반도체기판 상부에 HLD 절연막을 증착하고 그 상부를 평탄화시키는 BPSG 절연막과 TEOS 절연막의 적층구조를 형성하는 공정과, 상기 적층구조를 식각하여 상기 트랜지스터의 소오스/드레인 접합영역과 더미 활성영역을 노출시키는 보더리스 콘택홀을 형성하는 공정과, 상기 보더리스 콘택홀을 매립하는 금속배선을 형성 공정으로 장벽질화막없이 소자분리막의 손상을 방지하고 그에 따른 누설전류 특성 및 핫캐리어 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 형성방법{A method for forming of a semiconductor device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 보더리스 콘택 ( borderless contact ) 공정시 반도체소자의 특성이 열화되는 현상을 극복하기 위하여 소자분리막 ( field oxide ) 을 형성하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
최근에는 상기 트렌치 방법을 이용하여 형성하되, 얕게 형성하는 에스.티.아이. ( shallow trench isolation ) 방법을 주로 이용하여 실시하고 있다.
도 1 은 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1) 상부에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 각각 일정두께 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막과 패드산화막을 식각하여 패터닝한다.
그리고, 패터닝된 상기 패드질화막과 패드산화막의 적층구조를 마스크로하여 상기 반도체기판(11)을 일정두께 식각하여 트렌치를 형성한다.
그 다음, 상기 트렌치 매립용 산화막인 고밀도 플라즈마 산화막 ( high density plasma chemical vapor deposition oxide )을 전체표면 상부에 형성하고이를 평탄화식각하여 소자분리막(2)을 형성한다.
그리고, 상기 패드질화막과 패드산화막 적층구조를 제거한다.
그 다음, 반도체기판(1)의 활성영역 상부에 게이트전극(3)을 형성한다.
이때, 상기 게이트전극(3)은 전체표면상부에 게이트전극용 도전체를 형성하고 이를 게이트전극 마스크를 이용한 사진식각공정으로 형성한다.
그 다음, 상기 게이트전극(3)의 측벽에 절연막 스페이서(3)를 형성한다. 이때, 상기 절연막 스페이서(6)는 전체표면상부에 절연막을 일정두께 형성하고 이를 이방성식각하여 형성한다.
그리고, 상기 절연막 스페이서(6)의 형성공정 전후에 불순물을 주입하여 소오스/드레인 접합영역(4)을 형성한다.
그리고, 상기 게이트전극(3) 및 소오스/드레인 접합영역(4)의 상측에 코발트 살리사이드(5)가 형성된다.
그 다음, 상기 반도체기판(1) 상부에 HLD ( high temperature low deposition, 이하에서 HLD 라 함 ) 절연막(7)을 900 - 1100 Å 두께 형성하고 그 상부에 장벽질화막(8)을 250 - 350 Å 두께 형성한다.
그리고, 상기 장벽질화막(8)을 포함한 전체표면상부에 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 절연막(9)을 형성하고 그 상부에 테오스 ( tetra ethyl ortho silicate, 이하에서 TEOS 라 함 ) 절연막(10)을 형성한다.
그리고, 상기 소자분리막(2)과 소오스/드레인 접합영역(4)의 경계부분을 노출시키는 보더리스 콘택홀(11)을 형성한다.
그리고, 상기 콘택홀(11)을 통하여 상기 반도체기판(1)에 접속되는 금속배선(12)을 형성한다. (도 1)
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 형성방법은, 디자인룰의 감소로 활성영역이 감소함에 따라 적용하는 보더리스 콘택공정으로 인한 소자분리막의 손실로 인해 접합누설전류가 유발되며, 이를 방지하기 위한 장벽질화막의 적용공정시 유발될 수 있는 소자분리막의 손실을 방지되나 질화막에 의한 누설전류와 핫 캐리어 특성이 저하됨에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 장벽질화막을 형성하지 않고 보더리스 콘택영역의 소자분리막 상부에 폴리실리콘을 증착하여 더미 활성영역을 형성함으로써 보더리스 콘택공정시 소자분리막이 손상되는 현상을 방지함으로써 반도체소자의 누설전류 특성 및 핫 캐리어 특성을 향상시킬 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체기판 2 : 소자분리막
3 : 게이트전극 4 : 소오스/드레인 접합영역
5 : 코발트 살리사이드 6 : 절연막 스페이서
7,17 : HLD 절연막 8 : 장벽질화막
9 : BPSG 절연막 10 : TEOS 절연막
11 : 보더리스 콘택홀 12 : 금속배선
13 : 폴리실리콘, 더미 활성영역 21 : 패드질화막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, 반도체기판 상에 패드절연막을 형성하고 소자분리마스크를 이용한 사진식각공정으로트렌치를 형성하는 공정과, 상기 트렌치를 매립하여 소자분리막을 형성하되, 보더리스 콘택홀이 형성될 부분의 소자분리막을 식각하고 이를 폴리실리콘으로 매립하여 더미 활성영역을 형성하는 공정과, 상기 패드절연막을 제거하는 공정과, 상기 반도체기판 상에 트랜지스터를 형성하되, 상기 트랜지스터를 구성하는 도전층 상부에 살리사이드층을 형성하며 상기 더미 활성영역 상측에도 살리사이드층을 형성하는 공정과, 상기 반도체기판 상부에 HLD 절연막을 증착하고 그 상부를 평탄화시키는 BPSG 절연막과 TEOS 절연막의 적층구조를 형성하는 공정과, 상기 적층구조를 식각하여 상기 트랜지스터의 소오스/드레인 접합영역과 더미 활성영역을 노출시키는 보더리스 콘택홀을 형성하는 공정과, 상기 보더리스 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1) 상부에 패드산화막(도시안됨)과 패드질화막(21)을 각각 일정두께 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막(21)과 패드산화막을 식각하여 패터닝한다.
그리고, 패터닝된 상기 패드질화막과 패드산화막의 적층구조를 마스크로하여 상기 반도체기판(1)을 일정두께 식각하여 트렌치를 형성한다.
그 다음, 상기 트렌치 매립용 산화막인 고밀도 플라즈마 산화막 ( highdensity plasma chemical vapor deposition oxide )을 전체표면 상부에 형성하고 이를 평탄화식각하여 소자분리막(2)을 형성한다.
이때, 상기 평탄화식각공정은 상기 패드질화막을 타겟으로 하여 화학기계연마 방법으로 실시한다.
그 다음, 보더리스 콘택 영역의 소자분리막(2)을 사진식각공정으로 식각한다.
그리고, 전체표면상부에 폴리실리콘(13)을 증착하고 평탄화식각하여 상기 소자분리막(2) 상부에 더미 활성영역을 폴리실리콘(13)으로 형성한다. (도 2a)
그 다음, 상기 패드질화막(21)과 패드산화막을 제거한다. (도 2b)
그리고, 상기 반도체기판(1)의 활성영역에 트랜지스터를 형성한다.
이때, 상기 트랜지스터는 게이트전극(3), 절연막 스페이서(6), 소오스/드레인 접합영역(4)으로 구성되며, 상기 소오스/드레인 접합영역(4) 및 게이트전극(3) 상부에는 코발트 살리사이드가 구비된다.
여기서, 상기 코발트 살리사이드 형성공정시 상기 더미 활성영역인 상기 소자분리막(2) 상부의 폴리실리콘(13) 상부에 코발트 살리사이드가 구비된다.
그 다음, 상기 반도체기판(2) 상에 HLD 절연막(17)을 400- 600 Å 두께 형성하고 그 상부를 평탄화시키는 BPSG 절연막(9)을 3000 - 4000 Å 두께 형성한다.
그리고, 상기 BPSG 절연막(9) 상부에 TEOS 절연막(10)을 10000 - 14000 Å 두께 형성한다.
그 다음, 보더리스 콘택공정으로 상기 더미 활성영영과 소오스/드레인 접합영역을 노출시키는 보더리스 콘택홀(11)을 형성하고 이를 통하여 상기 하부층과 접속되는 금속배선(12)을 형성한다. (도 2c)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 소자분리막 상부에 폴리실리콘으로 더미 활성영역을 형성하여 보더리스 콘택공정시 소자분리막이 손상되는 현상을 방지하고 장벽질화막을 사용하지 않아 반도체소자의 누설전류 및 핫 캐리어 특성을 향상시키는 효과를 제공한다.

Claims (5)

  1. 반도체기판 상에 패드절연막을 형성하고 소자분리마스크를 이용한 사진식각공정으로 트렌치를 형성하는 공정과,
    상기 트렌치를 매립하여 소자분리막을 형성하되, 보더리스 콘택홀이 형성될 부분의 소자분리막을 식각하고 이를 폴리실리콘으로 매립하여 더미 활성영역을 형성하는 공정과,
    상기 패드절연막을 제거하는 공정과,
    상기 반도체기판 상에 트랜지스터를 형성하되, 상기 트랜지스터를 구성하는 도전층 상부에 살리사이드층을 형성하며 상기 더미 활성영역 상측에도 살리사이드층을 형성하는 공정과,
    상기 반도체기판 상부에 HLD 절연막을 증착하고 그 상부를 평탄화시키는 BPSG 절연막과 TEOS 절연막의 적층구조를 형성하는 공정과,
    상기 적층구조를 식각하여 상기 트랜지스터의 소오스/드레인 접합영역과 더미 활성영역을 노출시키는 보더리스 콘택홀을 형성하는 공정과,
    상기 보더리스 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 더미 활성영역은 400 - 600 Å 두께의 폴리실리콘으로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 HLD 절연막은 900 - 1100 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 BPSG 절연막은 3000 - 4000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 TEOS 절연막은 10000 - 14000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
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* Cited by examiner, † Cited by third party
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