KR100444314B1 - 반도체소자제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 트랜치 방법으로 소자 분리막을 형성하되, 턱짐현상 ( moat ) 없는 소자분리막을 형성하는 동시에 워드라인과 비트라인을 형성하여, 소자의 두께를 감소시키고, 반도체 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 트랜치 방법으로 소자분리막을 형성하되, 턱짐현상 ( moat ) 없는 소자분리막을 형성하는 동시에 워드라인과 비트라인을 형성하는 반도체 소자 제조방법에 관한 것이다.
먼저, 종래 기술에 따른 반도체 소자 제조방법을 설명한다.
도 2 는 종래의 반도체 소자 제조방법을 도시한 단면도이다.
먼저, 반도체 기판 (11) 상부에 패드 산화막 (도시안됨) 과 질화막 (도시안됨) 을 차례로 형성하고, 상기 질화막 상부에 감광막 패턴 (도시안됨) 을 형성한다.
다음으로, 상기 감광막 패턴을 이용하여 상기 질화막 및 패드 산화막을 식각하되, 일정깊이의 반도체 기판도 식각하여 트랜치 (20) 를 형성한다.
이후, 상기 감광막패턴을 제거한 후 상기 트랜치 (20) 를 매립하는 소자분리막 (17) 을 형성한다.
그 다음 상기 반도체 기판 상부에 워드 라인 (13), 비트 라인 (15) 을 순차적으로 형성한다.
상기와 같은 종래의 반도체 소자 제조방법에서는, 워드라인 상측에 비트라인을 형성하므로, 단차가 높아져 반도체 소자의 고집적화를 어렵게 하는 문제점이 있다. 또한, 트랜치를 소자분리막으로 매립할 때, 트랜치의 모서리부에 턱진 부분 (A) 이 형성되어 반도체 소자의 전기적 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, BPSG ( Boro phospho Silicate Glass ) 로 매립된 소자분리막을 형성하는 동시에 활성영역에 상기 소자분리막과 비슷한 단차를 갖는 비트라인과 워드라인을 형성함으로써 턱짐현상 ( moat ) 을 방지하고, 반도체 소자의 두께를 감소시킬 수 있어 반도체 소자의 특성및 신뢰성을 향상시키고, 그에 따른 반도체 소자의 고집적화를 가능하게 하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 제조공정도.
도 2 는 종래 기술에 따른 반도체 소자의 제조방법의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트전극용 도전층 20, 50 : 트랜치
24 : LPCVD 산화막
25 : BPSG 막 26 : 텅스텐 실리사이드 (WSix) 막
13, 27 : 워드라인 15, 28 : 비트라인
17 : 소자분리막 19 : 저장전극 콘택홀
상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 소자 제조방법은,
반도체 기판 위에 게이트 절연막을 형성하고, 그 상부에 게이트전극용 도전층을 형성하는 단계와,
소자분리 마스크를 이용하여 상기 도전층, 상기 게이트 절연막 및 일정깊이의 반도체 기판을 식각하여 트랜치를 형성하는 단계와,
상기 트랜치를 포함한 전체표면상부에 저압화학기상증착 산화막을 형성하는 단계와,
상기 트랜치를 매립하는 O3-TEOS 또는 BPSG 막을 전체표면상부에 형성하는 단계와,
상기 도전층이 노출되도록 상기 O3-TEOS 또는 BPSG 막을 평탄화 식각하는 단계와,
전체표면상부에 텅스텐 실리사이드막을 증착하는 단계와,
상기 텅스텐 실리사이드, 도전층 및 게이트 절연막을 순차적으로 식각하되, 워드라인과 비트라인 마스크를 이용한 식각공정으로 워드라인과 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자 제조방법을 단계적으로 도시한 단면도이다.
도 1a 에 도시된 바와 같이, 반도체 기판 (21) 위에 게이트 절연막 (22) 을 60 내지 80 Å 정도 형성하고, 그 상부에 게이트전극용 도전층 (23) 을 2500 내지 3500 Å 정도 증착한다.
도 1b 에 도시된 바와 같이, 소자분리 마스크를 이용한 사진식각공정으로 상기 도전층 (23), 게이트 절연막 (22) 및 소정깊이의 반도체기판 (21) 을 식각하여 트랜치 (50) 를 형성한다.
여기서, 상기 트랜치 (50) 의 깊이는 3500 내지 4500 Å 정도로 형성한다.
도 1c 에 도시된 바와 같이, 저압 화학기상증착 ( low pressure chemical vapor deposition, 이하에서 LPCVD 라 함 ) 산화막 (24) 을 450 내지 550 Å 만큼의 두께로 증착한다.
여기서, 상기 LPCVD 산화막(24)은 후속 공정인 BPSG 증착 후 실시되는 어닐링 공정시 상기 반도체 기판(21)으로 인 및 붕소 등이 확산하는 것을 방지한다.
그 다음, 상기 트랜치 (50) 를 매립하는 O3-TEOS 또는 BPSG 막 (25) 을 전체표면상부에 증착한 후, 850 ℃ 정도에서 약 30 분간 열처리를 행한다.
이때, 상기 O3-TEOS 또는 BPSG 막 (25) 은 상압 화학기상증착 ( atm pressure chemical vapor deposition, 이하에서 APCVD 라 함 ) 방법으로 형성한 것이다.
도 1d 에 도시된 바와 같이, 상기 도전층 (23) 의 표면이 노출되도록 상기 O3-TEOS 또는 BPSG 막 (25) 을 평탄화 식각한다.
도 1e 에 도시된 바와 같이, 상기 구조의 전 표면에 텅스텐 실리사이드(WSix) (26) 막을 증착한다.
도 1f 에 도시된 바와 같이, 상기 구조의 전 표면에 감광막(도시안됨)을 형성한 후, 상기 텅스텐 실리사이드막 (26) 과 도전층 (23) 및 게이트 절연막 (22) 을 순차적으로 식각하되, 워드라인 마스크(도시안됨)와 비트라인 마스크(도시안됨)를 이용한 식각공정으로 워드라인 (27) 과 비트라인 (28) 을 형성한다.
상기한 바와 같이 본 발명에 따르면, BPSG 로 매립된 소자분리막을 형성하는 동시에 활성영역에 상기 소자분리막과 비슷한 단차를 갖는 비트라인과 워드라인을 형성함으로써, 턱짐현상 ( moat ) 을 방지하고, 반도체소자의 전체 두께를 감소시킬 수 있어 반도체 소자의 특성 및 신뢰성을 향상시키고, 그에 따른 반도체 소자의 고집적화를 가능하게 한다.
Claims (3)
- 반도체 기판 위에 게이트 절연막을 형성하고, 그 상부에 게이트전극용 도전층을 형성하는 단계와,소자분리 마스크를 이용하여 상기 도전층, 상기 게이트 절연막 및 일정깊이의 반도체 기판을 식각하여 트랜치를 형성하는 단계와,상기 트랜치를 포함한 전체표면상부에 저압화학기상증착 산화막을 형성하는 단계와,상기 트랜치를 매립하는 O3-TEOS 또는 BPSG 막을 전체표면상부에 형성하는 단계와,상기 도전층이 노출되도록 상기 O3-TEOS 또는 BPSG 막을 평탄화 식각하는 단계와,전체표면상부에 텅스텐 실리사이드막을 증착하는 단계와,상기 텅스텐 실리사이드, 도전층 및 게이트 절연막을 순차적으로 식각하되, 워드라인과 비트라인 마스크를 이용한 식각공정으로 워드라인과 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 트랜치는 3500 내지 4500 Å 깊이로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 O3-TEOS 또는 BPSG 막은 상압 화학기상증착 ( APCVD ) 방법으로 증착하는 것을 특징으로 하는 반도체 소자 제조방법.
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Citations (4)
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|---|---|---|---|---|
| JPH05226466A (ja) * | 1992-02-10 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPH06177239A (ja) * | 1992-07-30 | 1994-06-24 | Nec Corp | トレンチ素子分離構造の製造方法 |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US6069055A (en) * | 1996-07-12 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Fabricating method for semiconductor device |
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1997
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226466A (ja) * | 1992-02-10 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPH06177239A (ja) * | 1992-07-30 | 1994-06-24 | Nec Corp | トレンチ素子分離構造の製造方法 |
| US5447884A (en) * | 1994-06-29 | 1995-09-05 | International Business Machines Corporation | Shallow trench isolation with thin nitride liner |
| US6069055A (en) * | 1996-07-12 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Fabricating method for semiconductor device |
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