KR980006327A - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 제조 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 비활성 영역으로 작용하는 소자 분리 영역에 의하여 활성 영역을 한정하는 단계와, 상기 활성 영역상에 드레인 영역과 소오스 영역과 게이트 전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀을 형성시키는 단계와, 상기 제1콘택홀을 매립시키면서 상기 층간 절연막상에 소정의 두께를 가지도록 폴리 패드층을 형성하는 단계와, 상기 폴리 패드층에 복수개의 트렌치를 형성하고 소정 두께의 제1절연층을 형성하는 단계와, 상기 제1절연층을 부분적으로 식각하여 제거함으로써 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층의 일부를 노출시키는 제2콘택홀을 형성시키는 단계와, 상기 제2큰택홀을 매립시키는 제1도전층을 형성하는 단계와, 상기 폴리 패드층이 노출될때까지 상기 제1도전층을 평탄화 시키는 단계와 상기 제1도전층일 매립된 상기 폴리 패드층상에 제2절연층을 형성시키는 단계와, 상기 제2절연층을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층의 일부를 노출시키는 제3콘택홀을 형성시키는 단계와, 상기 제3콘택홀을 매립시키는 제2도전층을 형성하는 단계와, 상기 제2도전층을 소정 형상으로 패터닝시켜서 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극상에 유전체막 및 플레이트 전극을 형성하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 커패시터 오비 비트 라인의 구조로 형성되는 DRAM의 커패시터의 스토리지 노드와 트랜지스터의 소오스 영역사이의 단차를 감소시킴으로서 스토리지 노드와 소오스 영역과의 오정렬이 발생할 가능성을 감소시킬 뿐만 아니라 소오스 영역을 완전히 오픈시켜서 반도체 장치의 성능을 향상시킬 수 있다.

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 실시예에 따라서 제조된 반도체 장치를 개략적으로 도시한 평면도.

Claims (11)

  1. 실리콘 기판상에 비활성 영역으로 작용하는 소자 분리 영역에 의하여 활성 영역을 한정하는 단계와, 상기 활성 영역상에 드레인 영역과 소오스 영역과 게이트 전극으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정 형상으로 패터닝하여서 상기 트랜지스터의 소오스 영역 및 드레인 영역을 개방시키는 복수개의 제1콘택홀을 형성시키는 단계와, 상기 제1콘택홀을 매립시키면서 상기 층간 절연막상에 소정의 두께를 가지도록 폴리 패드층을 형성하는 단계와, 상기 폴리 패드층 및 층간 절연막에 복수개의 트렌치를 형성하고 소정 두께의 제1절연층을 형성하는 단계와, 상기 제1절연층을 부분적으로 식각하여 제거함으로써 상기 트랜지스터의 드레인 영역상부에 존재하는 폴리 패드층의 일부를 노출시키는 제2콘택홀을 형성시키는 단계와, 상기 제2큰택홀을 매립시키는 제1도전층을 형성하는 단계와, 상기 폴리 패드층이 노출될 때까지 상기 제1도전층을 평탄화시키는 단계와, 상기 제1도전층이 매립된 상기 폴리 패드층상에 제2절연층을 형성시키는 단계와, 상기 제2절연층을 소정 형상으로 패터닝시킴으로서 상기 트랜지스터의 소오스 영역 상부에 잔존하는 상기 폴리 패드층의 일부를 노출시키는 제3콘택홀을 형성시키는 단계와, 상기 제3콘택홀을 매립시키는 제2도전층을 형성하는 단계와, 상기 제2도전층을 소정 형상으로 패터닝시켜서 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극상에 유전체막 및 플레이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 트랜지스터의 게이트 전극은 실리콘 질화물로 이루어진 스페이서를 구비한 게이트 절연층에 의하여 절연되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2항에 있어서, 상기 층간 절연막은 유동 특성이 양호한 산화물로 이루어진 제1층간 절연막과 산화물로 이루어진 제2층간 절연막으로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 제1층간 절연막을 평탄화시키기 위한 평탄화 공정은 화학 기계 연마 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 층간 절연막을 패터닝시키기 전에 비반사 피복층을 형성하는 단계를 부가적으로 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서, 상기 층간 절연막은 자체 정렬된 콘택 에칭 공정에 의해서 패터닝 되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 상기 층간 절연막을 패터닝시킨 후 잔사 처리 공정을 수행하는 단계를 부가적으로 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항에 있어서, 상기 폴리 패드층은 인이 도핑된 폴리로 이루어져 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 트렌치는 상기 트랜지스터의 드레인 영역과 전기적으로 연결된 폴리 패드층의 일부 및 상기 트랜지스터의 소오스 영역에 인접하는 소자분리 영역의 상부에 위치하는 층간 절연막의 일부에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 제1도전층을 상기 폴리 패드층에 의하여 상기 트랜지스터의 드레인 영역과 전기적으로 도통되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기 제2콘택홀 및 제3콘택홀은 이방성 특성이 양호한 건식 식각 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
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