KR20020030492A - 반도체장치의 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 워드라인 사이의 골을 산화막으로 충전한 다음 선택적으로 산화막을 제거하여 랜딩 플러그 형성 부위만을 노출시키는 콘택홀을 형성하고 이를 도전층으로 채워 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 패드를 형성하여 공정을 단순화하고 소자활성영역의 손상을 방지하며 키홀에 의한 플러그간의 전기적 단락을 방지하도록 한 반도체장치의 콘택용 랜딩 플러그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 플러그 형성방법은 소자활성영역과 소자격리영역이 소자격리막에 의하여 정의된 반도체기판상에 상기 소자활성영역을 가로지르며 적어도 한 쌍의 패턴들이 절연막에 의하여 상부와 측면이 보호되고 돌출되어 골을 이루도록 형성하는 제 1 단계와, 상기 골을 절연막 패드로 채우는 제 2 단계와, 상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 제 3 단계와, 상기 개구부를 도정성 플러그로 충전하는 제 4 단계를 포함하여 이루어진다. 바람직하게는, 상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 상기 제 3 단계는, 상기 패턴들을 덮도록 절연막을 상기 기판상에 형성하는 단계와, 상기 패턴의 표면이 노출되도록 상기 절연막에 화학기계적연마를 실시하여 상기 절연막을 상기 골에만 잔류시키는 단계와, 잔류한 상기 절연막을 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 단계로 이루어진다.
Description
본 발명은 반도체장치의 플러그 형성방법에 관한 것으로서, 특히, 워드라인 사이의 골을 산화막으로 충전한 다음 선택적으로 산화막을 제거하여 랜딩 플러그 형성 부위만을 노출시키는 콘택홀을 형성하고 이를 도전층으로 채워 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 패드를 형성하여 공정을 단순화하고 소자활성영역의 손상을 방지하며 키홀에 의한 플러그간의 전기적 단락을 방지하도록 한 반도체장치의 콘택용 랜딩 플러그 형성방법에 관한 것이다.
종래 기술에 따른 디램소자의 셀부에 미세 콘택홀 형성방법은 다음과 같다.
산화막과 질화막의 고선택비를 이용한 자기정렬 콘택(self-aligned contact)형성공정을 이용하여 셀부에 층간절연층을 제거하여 콘택홀을 형성한다. 이때, 워드라인과 콘택홀에 형성되는 플러그와의 단락현상을 방지하기 위하여 워드라인 위에 캡핑용 질화막을 두껍게 형성하고 또한, 캡핑용 질화막 위에 식각정지막으로 이용되는 배리어 질화막을 기판 표면에 형성한다.
차세대 고집적소자 형성공정중 곤란한 점의 하나는 워드라인 사이의 간격이 감소하여 0.2㎛ 이하의 홀(hole)을 패터닝하는 문제이다. 현재 일반적으로 사용되는 사진공정장비로 요구되는 해상도와 설계상의 오버레이 마진을 만족시키기 곤란하며, 또한, 이러한 간격을 매립하기 위한 갭-필링시 보이드가 발생하게 된다.
이러한 문제점을 극복하기 위해 사용되는 방법이 자기정렬콘택(self-aligned contact) 형성방법이다. 산화막/질화막의 식각선택비가 큰 식각공정을 질화실리콘 배리어막이 형성된 셀부 콘택형성공정에 이용하므로서 오버레이 마진을 늘릴수 있고, 식각 프로파일을 경사지게 형성하므로서 최대 선폭(critical dimension)을 0.2㎛ 이하로 형성할 수 있다.
64M 이상의 고집적도를 갖는 메모리소자에서 콘택플러그간의 절연을 위한 절연층을 트랜지스터 사이의 골을 매립하기 위하여 BPSG(borophospho silicate glass) 등으로 형성하는 경우, BPSG의 갭-필링(gap-filling)특성이 열악하여 소위 보이드(void)에 의한 키홀(key hole)이 생성된다. 이를 해결하기 위하여 BPSG에 대한 어닐링을 실시하지만, 이미 완성된 트랜지스터 드의 소자에 악영향을 끼치지 않기 위하여 고온의 열공정(heat cycle)을 적용하기 곤란하다.
따라서, 층간절연층에 보이드가 잔존하여 폴리실리콘 등의 도전성 물질로 콘택홀을 매립할 경우 키홀이 도전성 물질로 채워져 콘택 플러그간의 전기적 단락이 발생할 수 있으며, 셀의 콘택 플러그간의 사진공정 마진이 열악하다.
또한, 워드라인 사이의 골에 폴리실리콘을 형성하고 CMP(chemical mechanical polishing)하여 일차 플러그를 형성한 후 선택적으로 플러그를 잔류시키는 프리-폴리 랜딩 플러그(pre-poly landing plug) 형성방법은 플러그에 대한 선택적 식각시 포리실리콘이 잔류하여 플러그간의 전기적 단락을 유발할 수 있고, 또한, 소자활성영역의 손상 문제 때문에 소자활성영역과 랜딩 플러그간의 중첩도 확보가 문제점이다.
도 1은 종래 기술에 따라 키홀과 콘택플러그가 형성된 반도체장치의 레이아웃이다.
도 1을 참조하면, 반도체기판인 실리콘기판(10)상에 다수개의 워드라인(19)이 소정의 간격으로 서로 이격되어 수직방향으로 평행하게 형성되어 있다.
이러한 워드라인(19) 사이의 활서영역에는 소스/드레인용 불순물 확산영역(도시안함)이 형성되어 있고, 이들과 접촉하고 도전성 물질로 이루어진 스토리지노드 콘택용 플러그(170) 및 비트라인 콘택용 플러그(172)가 형성되어 있다.
절단선 Ⅰ-Ⅰ'은 수직방향에 따른 절단선을 나타내고, 절단선 Ⅱ-Ⅱ'는 수평방향의 절단선을 나타낸다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체장치의 플러그 형성방법을 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 바라본 공정단면도로서, 좌측도면과 우측도면은 절단선 Ⅰ-Ⅰ'과 Ⅱ-Ⅱ'에 따른 것이다.
도 2a를 참조하면, 소자활성영역과 소자격리영역을 정의하는 트렌치형 필드절연막(11)이 형성된 반도체기판인 실리콘기판(10)상에 게이트절연막(12), 게이트(13), 캡절연막(14)이 차례로 형성되고, 그 측면에 측벽스페이서(15)가 형성되어 있다. 이때, 게이트절연막(12), 게이트(13), 캡절연막(14), 측벽스페이서(15)는 하나의 워드라인패턴(19)을 형성하며, 이러한 다수개의 워드라인(19)이 소정의 간격으로 이격되어 도면상 수직방향으로 길게 위치한다.
또한, 트랜지스터를 완성하기 위하여 워드라인 사이??의 소자활서영역 기판에는 불순물 확산영역이 형성되어 있다.
상기한 워드라인(19) 사이의 골을 매립하기 위하여 기판(10) 상에 산화막 등의 절연막(16)을 소정의 두께로 증착하여 형성한다. 이때, 워드라인(19) 사이의 간격은 소자집적도가 증가함에 따라 더욱 좁아지게 되어 절연막(16)에 의한 갭-필링시 다량의 보이드(V1)를 생성시킨다.
도 2b를 참조하면, 절연막의 소정 부위를 제거하여 기판의 불순물 확산영역을 노출시키는 콘택홀(H1)을 형성한다. 상기에서, 콘택홀(H1)들은 포토리쏘그래피로 형성하며, 콘택홀 형성시 제거되는 절연막(16)의 노출 측면에는 보이드가 노출되어 키홀이 형성된다.
이때, 우측도면에서 콘택홀(H1)에 표시된 원은 보이드(V1)를 모식적으로 나타낸 것이다.
도 2c를 참조하면, 콘택홀을 충분히 매립하는 두께로 도전층(170,171)을 증착하여 형성한다. 이때, 도전층은 도핑된 폴리실리콘을 화학기상증착으로 형성하며, 이러한 폴리실리콘층(170,171) 형성시 일부(171)는 보이드에 잔류하여 이웃한 플러그간의 전기적 단락을 유발한다.
그리고, 절연막(16)의 상부 표면이 노출되도록 도전층에 에치백을 실시하여 콘택홀내에만 잔류시켜 잔류한 도전층으로 이루어진 콘택 플러그(170)를 형성한다. 이때, 콘택 플러그는 캐패시터의 스토리지전극노드 콘택용과 비트라인 콘택용으로 사용된다.
그러나, 상술한 종래 기술에 따른 반도체장치의 플러그 형성방법은, 64M 이상의 고집적도를 갖는 메모리소자에서 콘택플러그간의 절연을 위한 절연층을 트랜지스터 사이의 골을 매립하기 위하여 BPSG(borophospho silicate glass) 등으로 형성하는 경우, BPSG의 갭-필링(gap-filling)특성이 열악하여 소위 키홀(key hole)이라 하는 보이드(void)가 생성된다. 이를 해결하기 위하여 BPSG에 대한 어닐링을 실시하지만, 이미 완성된 트랜지스터 드의 소자에 악영향을 끼치지 않기 위하여 고온의 열공정(heat cycle)을 적용하기 곤란하므로, 층간절연층에 보이드가 잔존하여 폴리실리콘 등의 도전성 물질로 콘택홀을 매립할 경우 보이드가 도전성 물질로 채워져 콘택플러그간의 전기적 단락이 발생하는 문제점이 있다.
또한, 또 다른 종래 기술인 프리-폴리 랜딩 플러그(pre-poly landing plug) 형성방법은 플러그에 대한 선택적 식각시 포리실리콘이 잔류하여 플러그간의 전기적 단락을 유발할 수 있고, 또한, 소자활성영역의 손상 문제 때문에 소자활성영역과 랜딩 플러그간의 중첩도 확보가 문제점이다.
따라서, 본 발명의 목적은 워드라인 사이의 골을 산화막으로 충전한 다음 선택적으로 산화막을 제거하여 랜딩 플러그 형성 부위만을 노출시키는 콘택홀을 형성하고 이를 도전층으로 채워 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 패드를 형성하여 공정을 단순화하고 소자활성영역의 손상을 방지하며 키홀에 의한 플러그간의 전기적 단락을 방지하도록 한 반도체장치의 콘택용 랜딩 플러그 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 플러그 형성방법은 소자활성영역과 소자격리영역이 소자격리막에 의하여 정의된 반도체기판상에 상기 소자활성영역을 가로지르며 적어도 한 쌍의 패턴들이 절연막에 의하여 상부와 측면이 보호되고 돌출되어 골을 이루도록 형성하는 제 1 단계와, 상기 골을 절연막 패드로 채우는 제 2 단계와, 상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 제 3 단계와, 상기 개구부를 도정성 플러그로 충전하는 제 4 단계를 포함하여 이루어진다. 바람직하게는, 상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 상기 제 3 단계는, 상기 패턴들을 덮도록 절연막을 상기 기판상에 형성하는 단계와, 상기 패턴의 표면이 노출되도록 상기 절연막에 화학기계적연마를 실시하여 상기 절연막을 상기 골에만 잔류시키는 단계와, 잔류한 상기 절연막을 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 단계로 이루어지고, 상기 제 3 단계는, 상기 개구부의 측면에 절연체로 측벽스페이서를 형성하는 단계를 더 포함하여 이루어진다.
도 1은 종래 기술에 따라 키홀과 콘택플러그가 형성된 반도체장치의 레이아웃
도 2a 내지 도 2c는 종래 기술에 따른 반도체장치의 플러그 형성방법을 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 바라본 공정단면도
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 플러그 형성방법을 도시한 레이아웃
본 발명은 워드라인 사이의 골을 산화막으로 충전한 다음 선택적으로 산화막을 제거하여 랜딩 플러그 형성 부위만을 노출시키는 콘택홀을 형성하고 이를 도전층으로 채워 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 패드를 형성하므로 셀의 콘택 플러그 내지는 랜딩 플러그만을 잔류시키기 위한 별도의 사진시각공정이 부필요하므로 공정이 단순화된다.
그리고, 본 발명은 메모리 셀의 질화막으로 이루어진 캡핑용 절연막과 측벽스페이서를 갖는 워드라인을 형성한 후 산화막으로 워드라인 사이의 골을 매립(gap filling)한 다음 소정의 식각마스크를 이용하여 활성영역의 랜딩 플러그가 형성될 부위만을 선택적으로 식각하므로, 종래 기술에서 워드라인 사이의 공간을 폴리실리콘으로 매립한 다음 폴리시릴콘을 선택적으로 식각하는 방법에 비하여, 사진식각공정의 난이도 측면에서 유리하다. 즉, 폴리실리콘 식각시 사진공정의 오정렬에 기인하여 소스/드레인 등의 소자활성영역의 일부가 노출되어 손상될 수 있는 염려가 있는 종래 기술에 비하여, 본 발명에서는 산화막을 식각하므로 이러한 식각시 소자활성영역이 노출되어도 기판과 산화막간의 식각선택비의 마진이 충분하므로 소자활성영역이 손상되지 않는다.
또한, 본 발명은 메모리 셀의 워드라인 패턴 형성 후 골을 매립하고 있는 산화막을 선택적으로 제거하여 랜딩 플러그 형성 부위를 개방시키므로 폴리시릴콘의 잔류물에 의한 플러그간의 단락이 원천적으로 방지된다. 만약, 산화막에 의한 갭-필링이 불량하여 보이드에 의한 소정의 키홀이 생성되어도 산화막 측면에 절연막으로 측벽을 추가로 형성하므로서 플러그간의 단락을 용이하게 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 플러그 형성방법을 도시한 레이아웃이다.
도 3a를 참조하면, 반도체기판인 실리콘 기판(20)에 STI(shallow trench isolation) 또는 LOCOS(local oxidation of silicon) 등의 방법으로 필드산화막(표시안함)을 형성하여 소자활성영역(21)과 소자격리영역을 정의한다.
그리고, 기판(20)의 표면을 열산화(thermal oxidation)시켜 게이트절연막 형성용 산화막을 형성한 후, 게이트형성용 도전층으로 폴리실리콘 등을 증착한 다음, 캡핑용 절연막으로 질화막을 화학기상증착 등의 방법으로 형성한다.
그 다음, 상기한 질화막, 도전층 및 산화막을 포토리쏘그래피(photolithography)방법으로 패터닝하여 도면상 수직방향으로 길게 달리는 게이트라인 패턴(22)인 워드라인(22)을 형성한다.
그리고, 게이트라인 패턴(22)을 이온주입 마스크로 이용하는 불순물 이온주입을 기판의 전면에 실시하여 소자활성영역에 트랜지스터의 소스/드레인으로 사용되는 불순물 도핑영역(표시안함)을 형성한다.
그 다음, 워드라인(22)의 측면에 측벽스페이서(23)를 형성한다. 이때, 측벽스페이서(23)는 워드라인(22)을 포함하는 기판의 전면에 질화막을 증착한 다음, 기판의 표면을 식각정지층으로 이용하는 에치백을 질화막 전면에 실시하여 워드라인(22) 측면에만 질화막을 잔류시켜 형성할 수 있다.
따라서, 워드라인(22)의 상부 표면은 질화막으로 이루어진 캡절연막으로 덮혀있고,워드라인(22)의 측면도 질화막으로 이루어진 측벽스페이서로 보호된다.
이때, LDD(lightly doped drain) 구조를 형성하고자 하는 경우에는 상기 형성된 불순물 도핑영역을 저농도로 형성하고, 다시 워드라인(22)과 측벽스페이서(23)를 이온주입마스크로 이용하는 고농도 이온주입을 실시하여 고농도 도핑영역을 형성할 수 있다.
따라서, 다수개의 워드라인(22)들이 기판상에서 돌출되고 소정 간격으로 이격되어 평행하게 도면상 수직방향으로 배열되므로 워드라인 사이에는 골(gap)이 생긴다.
그리고, 워드라인(22)을 포함하는 기판의 전면에 갭-필링(gap-filling)용 절연물질층을 형성한다. 이때, 갭-필링용 절연물질층으로는 갭-필링 특성이 우수한 BPSG 등의 산화막으로 형성할 수 있다. 본 발명의 실시예에서는 이러한 갭-필링용 절연물질층 증착시 골에서 보이드(void)가 발생한다 하여도 큰 문제가 되지 않는다. 만약, 보이드가 발생하였다면 랜딩 플러그 형성용 콘택홀 형성후 홀의 내부 측면을 산화막 등의 절연물질로 측벽스페이서를 형성하여 단락문제를 해결할 수 있다.
그 다음, 갭-필링용 절연물질층을 평탄화시켜 워드라인 사이의 골에만 잔류시킨다. 이때, 평탄화는 CMP(chemical mechanical polishing) 등을 절연물질층인 산화막에 실시하여 워드라인(22)의 상부에 위치한 캡핑용 절연막 표면을 노출시캬는 방법으로 실시한다. 따라서, 측벽스페이서(23)를 갖는 워드라인(22) 사이의 골에는 잔류한 산화막(24)으로 이루어진 산화막 패드(24)가 위치하게 된다.
도 3b를 참조하면, 산화막 패드를 선택적으로 제거하기 위하여 산화막 패드(24), 워드라인(22), 측벽스페이서(23) 표면을 포함하는 기판의 전면에 포토레지스트를도포한 후, 노광 및 현상을 실시하여 소자활성영역(21) 들 사이의 필드산화막 부위를 섬(island) 형태로 덮는 포토레지스트패턴(25)을 형성한다. 즉, 포토레지스트패턴(25)에 의하여 보호되지 않는 산화막 패드(24) 부위는 이후 제거되어 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 플러그 형성부위의 기판 표면을 노출시키도록 정의된다.
도 3c를 참조하면, 포토레지스트패턴으로 보호되지 않는 부위의 산화막 패드를 건식식각 등의 비등방성시각으로 제거하여 랜딩 플러그 형성 부위의 기판 표면을 노출시킨다. 따라서, 기판의 나머지 부위는 잔류한 산화막 패드(240)로 덮혀 있고, 노출된 기판 부위는 잔류한 산화막 패드(240)와 워드라인의 측벽스페이서(23)에 의하여 둘러싸인 개구부에 의하여 정의된다.
만약, 개구부에 의하여 노출된 산화막 패드(240)의 측면에 보이드에 의하여 키홀 등이 생성되면 산화막으로 추가 측멱스페이서를 개구부의 내부 측면에 형성할 수 있다.
그리고, 산소 애슁(O2 ashing)등의 방법으로 포토레지스트패턴을 제거한다.
그 다음, 스토리지전극노드 콘택용 및 비트라인 콘택용 랜딩 플러그를 형성하기 위하여 기판의 전면에 도전층으로 도핑된 폴리실리콘층을 화학기상증착으로 형성한다.
그리고, 워드라인(22)의 캡핑용절연막 또는 잔류한 산화막 패드(240)를 식각정지층으로 이용하는 CMP를 폴리실리콘층에 실시하여 개구부에만 폴리실리콘층을 잔류시킨다.
따라서, 잔류한 폴리실리콘층으로 이루어진 스토리지전극노드 콘택용 제 1 랜딩 플러그(260)와 비트라인 콘택용 제 2 랜딩 플러그(261)가 형성되었다. 이때, 제 1 랜딩 패드(260)는 하나의 소자활성영역(21) 내에 형성되지만, 비트라인(27) 콘택용 제 2 랜딩 패드(261)는 소자활성영역(21) 밖으로 수직방향으로 소정 길이만큼 연장되도록 형성된다. 이는 후속공정에서 수평방향으로 형성될 비트라인(27)이 소자활성영역과 중첩되지 않기 위해서이다.
따라서, 본 발명에 따른 반도체장치의 플러그 형성방법은 제조공정을 단순화하고 소자활성영역의 손상을 방지하며 키홀에 의한 플러그간의 전기적 단락을 방지하여 제품의 수율을 높이도록 하는 장점이 있다.
Claims (6)
- 소자활성영역과 소자격리영역이 소자격리막에 의하여 정의된 반도체기판상에 상기 소자활성영역을 가로지르며 적어도 한 쌍의 패턴들이 절연막에 의하여 상부와 측면이 보호되고 돌출되어 골을 이루도록 형성하는 제 1 단계와,상기 골을 절연막 패드로 채우는 제 2 단계와,상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 제 3 단계와,상기 개구부를 도정성 플러그로 충전하는 제 4 단계로 이루어진 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서,상기 패턴은 게이트절연막, 게이트, 캡핑용 절연막, 게이트 측벽스페이서 등으로 이루어진 워드라인 패턴으로 형성된 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서,상기 도전층은 도핑된 폴리실리콘으로 형성하는 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서,상기 개구부에 의하여 노출된 상기 기판 부위는 ??토리지전극노드 콘택부위와 비트라인 콘택부위인 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서,상기 절연막 패드를 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 개구부를 형성하는 상기 제 3 단계는,상기 패턴들을 덮도록 절연막을 상기 기판상에 형성하는 단계와,상기 패턴의 표면이 노출되도록 상기 절연막에 화학기계적연마를 실시하여 상기 절연막을 상기 골에만 잔류시키는 단계와,잔류한 상기 절연막을 선택적으로 제거하여 상기 기판의 소정부위를 노출시키는 단계로 이루어진 것이 특징인 반도체장치의 플러그 형성방법.
- 청구항 1에 있어서,상기 제 3 단계는,상기 개구부의 측면에 절연체로 측벽스페이서를 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 플러그 형성방법.
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| US8900967B2 (en) | 2011-12-30 | 2014-12-02 | SK Hynix Inc. | Method for fabricating semiconductor device having buried gate |
| KR20150089838A (ko) * | 2014-01-28 | 2015-08-05 | 삼성전자주식회사 | 랜딩 패드를 구비하는 반도체 소자 |
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2000
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| KR20150089838A (ko) * | 2014-01-28 | 2015-08-05 | 삼성전자주식회사 | 랜딩 패드를 구비하는 반도체 소자 |
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