KR100537708B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100537708B1
KR100537708B1 KR10-2003-0015652A KR20030015652A KR100537708B1 KR 100537708 B1 KR100537708 B1 KR 100537708B1 KR 20030015652 A KR20030015652 A KR 20030015652A KR 100537708 B1 KR100537708 B1 KR 100537708B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
forming
interlayer insulating
gate
Prior art date
Application number
KR10-2003-0015652A
Other languages
English (en)
Other versions
KR20040010060A (ko
Inventor
데라우찌다까시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20040010060A publication Critical patent/KR20040010060A/ko
Application granted granted Critical
Publication of KR100537708B1 publication Critical patent/KR100537708B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치의 제조 방법은, 실리콘 기판(1)의 주 표면(1a) 상에서 게이트 전극(4)의 정상면과 측면을 덮는 게이트 보호막(5)을 형성하는 공정과, 게이트 보호막(5)보다 에칭되기 쉬운 층간 절연막(14)을 형성하는 공정과, 게이트 보호막(5)의 정상면이 노출될 때까지 층간 절연막(14)을 제거하는 공정과, 레지스트막을 마스크로 하여 층간 절연막(14)과 게이트 보호막(5)을 소정의 에칭제를 이용하여 에칭하고, 패드 컨택트홀(19)을 형성하는 공정과, 도전막을 형성하는 공정과, 패드 컨택트홀(19) 내에 도전막의 일부분을 잔존시키며, 또한 도전막의 다른 부분을 제거함으로써 패드 컨택트(21)를 형성하는 공정을 포함한다. 패드 컨택트와 게이트 배선이 단락하지 않을 뿐만 아니라, 패드 컨택트끼리 단락하지 않는 구조를 갖는 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 일반적으로는 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는, 자기 정합법에 의해 형성된 패드 컨택트를 구비하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 집적도가 향상되어 메모리 셀이 미세화되어 있다. 이것에 수반하여, 배선에 단락시키지 않고 포토레지스트 마스크만으로 배선의 간극에 컨택트를 형성하는 것이 곤란하게 되었다. 배선과 단락하지 않고 배선의 간극에 컨택트를 형성하는 방법의 하나로서 자기 정합법이 잘 알려져 있다. 자기 정합법을 이용한 반도체 소자의 자기 정합 컨택트 기술이, 일본 특허 공개2001-284452에 종래의 기술로서 기재되어 있다.
도 47 내지 도 52는, 일본 특허 공개2001-284452에 기재되어 있는 반도체 소자의 자기 정합 컨택트 기술의 공정을 나타내고 있으며, 도 47, 도 48 및 도 50 내지 도 52는 단면도이고, 도 49는 평면도이다.
도 47을 참조하면, 2001 및 2002로 나타내고 있는 영역은 각각, DRAM(Dynamic Random-Access Memory) 소자의 메모리 셀 영역 및 주변 회로 영역을 나타낸다. 반도체 기판(111)의 소정 영역에 활성 영역을 한정하는 소자 분리막(113)을 형성한다. 소자 분리막(113)이 형성된 반도체 기판(111) 상에, 게이트 산화막(115), 도전체로 이루어지는 워드 라인(117), 캡핑 절연막(119) 및 하드 마스크 패턴(121)을 순차적으로 형성한다. 캡핑 절연막(119) 및 하드 마스크 패턴(121)은, 실리콘 질화막 및 실리콘 산화막으로 이루어진다. 이것에 의해, 메모리 셀 영역 및 주변 회로 영역에는, 워드 라인(117), 캡핑 절연막(119) 및 하드 마스크 패턴(121)으로 구성되는 워드 라인 패턴(123a) 및 워드 라인 패턴(123b)이 각각의 영역에 형성된다. 워드 라인 패턴(123a, 123b) 및 소자 분리막(113)을 마스크로 하여, 활성 영역에 n형 불순물을 주입하고 저농도 불순물 영역(124a, 124b, 124)을 형성한다.
도 48을 참조하면, 워드 라인 패턴(123a, 123b)의 측벽 상에 실리콘 질화막으로 이루어지는 스페이서(125)를 형성한다. 주변 회로 영역에서, 워드 라인 패턴(123b), 스페이서(125) 및 소자 분리막(113)을 마스크로 하여, n형 불순물을 고주입량으로 주입하여 LDD형 소스/드레인 영역(126)을 형성한다. 반도체 기판(111), 스페이서(125) 및 하드 마스크 패턴(121)을 덮도록, 에칭 저지막(127)을 형성한다. 에칭 저지막(127)은 후 공정에서 형성되는 층간 절연막(129)에 대하여 일정 이상의 에칭 선택비를 갖는 실리콘 질화막으로 이루어진다. 에칭 저지막(127)을 덮도록, 예를 들면 고밀도 산화막으로 이루어지는 층간 절연막(129)을 형성한다. 또, 고패턴 밀도의 메모리 셀 영역 상에 상대적으로 얇은 막 두께의 층간 절연막(129)이 형성된다.
도 49는 반도체 기판(111)의 메모리 셀 영역을 표면측에서 본 평면도이다. 도 49에서의 L-L선 상을 따라 절취한 단면이, 도 47, 도 48 및 도 50 내지 도 52 내에서 도시한 메모리 셀 영역의 단면에 상당한다. 도 49를 참조하면, 반도체 기판(111)에 복수의 활성 영역(101)이 형성되어 있다. 활성 영역(101)을 가로지르도록 복수의 워드 라인 패턴(123a)이 형성되어 있다. 층간 절연막(129) 상에 바(bar) 형태의 마스크 패턴(105)을 갖는 에칭 마스크를 형성한다.
도 50을 참조하면, 마스크 패턴(105)을 갖는 에칭 마스크를 사용하여, 층간 절연막(129)의 이방성 에칭을 행한다. 계속해서, 에칭 저지막(127)을 에칭하여 자기 정합 패드 컨택트홀 H1 및 H2를 형성한다.
도 51을 참조하면, 자기 정합 패드 컨택트홀 H1 및 H2를 충전하고, 또한 워드 라인 패턴(123a) 상을 덮도록 하여, 예를 들면 폴리실리콘으로 이루어지는 도전막(131)을 형성한다.
도 52를 참조하면, 메모리 셀 영역의 워드 라인 패턴(123a)의 상면부가 노출될 때까지, 도전막(131) 및 층간 절연막(129)을 화학적 기계 연마로 전면 에칭한다. 이것에 의해, 메모리 셀 영역에는 도전성 패드(131a, 131b)가 형성된다. 도전성 패드(131a, 131b) 및 워드 라인 패턴(123a) 상에 상부 층간 절연막(133)을 형성한다. 상부 층간 절연막(133)을 패터닝하여, 도전성 패드(131a)에 도달하는 스토리지 노드 컨택트(135)를 형성한다.
이러한 자기 정합법에 의한 자기 정합 컨택트 기술에 의하면, 층간 절연막(129)의 이방성 에칭을 행하는 공정에서, 에칭 저지막(127)은 층간 절연막(129)에 대하여 일정 이상의 에칭 선택비를 갖기 때문에, 게이트 배선의 워드 라인(117)은 에칭 저지막(127)에 의해 에칭으로부터 보호된다. 또한, 에칭 저지막(127)을 에칭하는 공정의 후에서도, 게이트 배선의 워드 라인(117)의 정상면 및 양 측면에는, 캡핑 절연막(119), 하드 마스크 패턴(121) 및 스페이서(125)가 충분한 두께를 갖고 남아 있다. 이 때문에, 게이트 배선의 워드 라인(117)에 단락시키지 않고, 자기 정합 패드 컨택트홀 H1 및 H2 내에 도전성 패드(131a, 131b)를 형성할 수 있다.
또한, 상술한 자기 정합 컨택트 기술 공정에서는, 워드 라인 패턴(123a)의 상면부가 노출될 때까지, 도전막(131) 및 층간 절연막(129)을 화학적 기계 연마에 의해 전면 에칭하고 있다. 이러한 공정에 의해, 각 워드 라인 패턴(123a)의 사이에 형성된 도전성 패드(131a, 131b)는 상호 전기적으로 분리되어, 패드 컨택트 사이에서의 단락을 방지할 수 있다.
상술한 자기 정합 컨택트 기술에서는, 자기 정합 패드 컨택트홀 H1 및 H2를 형성할 때에, 화학적 기계 연마에 의해 도전막(131) 및 층간 절연막(129)을 동시에 연마해야 한다. 따라서, 층간 절연막(129)의 막 두께의 변동을 고려하여 메모리 셀 영역의 워드 라인 패턴(123a)의 상면부가 노출되는 위치까지 연마를 행할 필요가 있다. 층간 절연막(129)의 막 두께의 변동이 커서 소정의 위치까지 연마를 행할 수 없는 경우, 워드 라인 패턴(123a)의 상면부에 도전막(131)이 남고, 도전성 패드(131a, 131b)가 상호 단락할 우려가 있다.
또한, 소정의 위치보다 더 낮은 위치까지 연마를 행한 경우, 보호막인 캡핑 절연막(119) 및 하드 마스크 패턴(121)이 전부 깎여 워드 라인(117)이 노출될 우려가 있다. 이러한 워드 라인(117)의 노출에 의해 워드 라인(117)과, 도전성 패드(131a, 131b)가 단락한다.
특히 메모리 셀의 미세화가 진행되고 있는 오늘날에는, 워드 라인 패턴(123a) 사이의 거리는 짧아지고 있다. 이러한 상황에서, 자기 정합 패드 컨택트홀 H1 및 H2의 어스펙트비를 작게 하기 위해서, 워드 라인 패턴(123a)의 높이를 가능한 한 낮게 설정할 필요가 있다. 이 때문에, 캡핑 절연막(119) 및 하드 마스크 패턴(121)의 막 두께는 제약을 받는 경우가 많다. 이러한 이유에 의해 워드 라인(117)과, 도전성 패드(131a, 131b)가 단락할 위험성이 더욱 높아진다.
따라서, 본 발명의 목적은, 상기한 과제를 해결하는 것으로, 패드 컨택트와 게이트 배선이 단락하지 않을 뿐만 아니라, 패드 컨택트끼리 단락하지 않는 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 평면적으로 규정되는 메모리 셀 영역 및 주변 회로 영역을 갖는 반도체 기판의 주 표면 상에서, 메모리 셀 영역에 복수의 게이트 전극을 형성하는 공정과, 게이트 전극의 정상면과 측면을 덮는 게이트 보호막을 형성하는 공정과, 게이트 전극의 양측에 위치하는 반도체 기판의 주 표면에, 제1 도전형의 불순물 영역을 형성하는 공정과, 반도체 기판 및 게이트 보호막을 덮도록, 소정의 에칭제를 이용한 경우에 게이트 보호막보다 에칭되기 쉬운 층간 절연막을 형성하는 공정과, 게이트 보호막의 정상면이 노출될 때까지 층간 절연막을 제거하는 공정과, 노출된 게이트 보호막 중 적어도 일부분을 노출시키는 개구부를 갖는 마스크막을 층간 절연막 상에 형성하는 공정과, 마스크막을 마스크로 하여 층간 절연막과 게이트 보호막을 소정의 에칭제를 이용하여 에칭하고, 불순물 영역에 도달하는 홀로서, 그 홀을 규정하는 측면 중 적어도 일부가 게이트 보호막에 의해 구성되는 홀을 형성하는 공정과, 홀을 충전하며, 또한 층간 절연막을 덮도록 도전막을 형성하는 공정과, 홀 내에 도전막의 일부분을 잔존시키고, 또한 도전막의 다른 부분을 제거함으로써, 홀 내에 패드 컨택트를 형성하는 공정을 포함한다.
이와 같이 구성된 반도체 장치의 제조 방법에 따르면, 층간 절연막을 형성한 후에 그 층간 절연막을 게이트 보호막의 정상면이 노출될 때까지 제거하고 있다. 이 때문에, 홀 내에 도전막의 일부분을 잔존시키며, 또한 도전막의 다른 부분을 제거하는 공정에서, 층간 절연막을 제거하지 않고 도전막만을 제거하면 된다. 따라서, 층간 절연막의 막 두께의 변동을 고려하지 않고 도전막의 막 두께의 변동만을 고려하여 도전막을 제거할 수 있다. 이것에 의해, 층간 절연막의 막 두께의 변동이 큰 것을 이유로, 홀 내 이외의 부분에 도전막을 잔존시키고, 인접하는 패드 컨택트끼리 단락하는 것을 방지할 수 있다. 또한, 마찬가지의 이유로, 홀 내의 도전막을 제거할 때에 게이트 전극의 정상면 상의 게이트 보호막을 전부 제거하게 되어, 게이트 전극과 패드 컨택트가 단락하는 것을 방지할 수 있다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
[제1 실시예]
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는, 주 표면(1a)을 갖는 반도체 기판으로서의 실리콘 기판(1)과, 실리콘 기판(1)의 주 표면(1a)에 형성된 분리 절연막으로서의 분리 산화막(2)과, 분리 산화막(2) 상에 형성된 제1 게이트 전극으로서의 게이트 전극(4a, 4d)과, 실리콘 기판(1)의 주 표면(1a) 상에 형성된 제2 게이트 전극으로서의 게이트 전극(4b, 4c)과, 게이트 전극(4a, 4b, 4c, 4d)을 덮도록 형성된 게이트 보호막(5)과, 분리 산화막(2) 상으로부터 게이트 전극(4a, 4d)의 측면으로까지 연장되는 절연막(11)과, 절연막(11)을 덮도록 형성된 층간 절연막(14)과, 게이트 전극(4a, 4b, 4c, 4d)의 사이에 형성된 패드 컨택트(21)를 구비한다.
실리콘 기판(1)의 주 표면(1a)으로부터 패드 컨택트(21)의 정상면(21a)까지의 거리가, 실리콘 기판(1)의 주 표면(1a)으로부터 게이트 보호막(5)의 정상면(5a)까지의 거리 이하가 되도록, 패드 컨택트(21)의 정상면(21a)과, 게이트 보호막(5)의 정상면(5a)과는 동일 평면에 형성되어 있다.
실리콘 기판(1)의 주 표면(1a)에는, 상호 거리를 사이에 두고 복수의 분리 산화막(2)이 형성되어 있다. 실리콘 기판(1) 상에는, 실리콘 산화막으로 이루어지는 게이트 절연막(3)을 개재하여 게이트 전극(4)이 형성되어 있다. 게이트 절연막(3)의 막 두께는 2㎚ 내지 10㎚ 정도이다.
게이트 전극(4)은, 게이트 절연막(3) 상으로부터 순서대로 폴리실리콘 등으로 이루어지는 도전막(25) 및 금속막 등으로 이루어지는 도전막(26)이 적층하여 형성되어 있다. 도전막(25, 26)의 막 두께는 각각 20㎚ 내지 150㎚ 정도이다. 실리콘 기판(1) 상에서 분리 산화막(2)이 형성되어 있는 영역인 분리 영역 상에는, 게이트 전극(4a, 4d)이 형성되어 있다. 실리콘 기판(1) 상에서 분리 산화막(2)이 형성되어 있지 않은 영역인 활성 영역 상에는, 게이트 전극(4b, 4c)이 형성되어 있다. 인접하는 게이트 전극(4)의 사이에 위치하는 실리콘 기판(1)의 주 표면(1a)에는, n형의 불순물 영역(7)이 상대적으로 얕게 형성되어 있다.
도전막(26) 상에는, 질화막 등으로 이루어지는 절연막(6)이 막 두께 20㎚ 내지 100㎚ 정도로 하여 형성되어 있다. 게이트 전극(4) 및 절연막(6)의 양 측면에는, 질화막으로 이루어지는 측벽(9)이 형성되어 있다. 절연막(6) 및 측벽(9)으로부터 게이트 보호막(5)이 구성되어 있다. 인접하는 측벽(9)의 사이에 위치하는 실리콘 기판(1)의 주 표면(1a)에는, n형의 불순물 영역(10)이 상대적으로 깊게 형성되어 있다.
절연막(11)이 덮는 측벽(9)은, 게이트 전극(4b, 4c)과 대치하지 않는 게이트 전극(4a, 4d)의 측면에 위치한다. 측벽(9)으로부터 분리 산화막(2)까지를 덮어 연장하도록, 질화막 등으로 이루어지는 절연막(11)이 형성되어 있다.
절연막(11)을 덮도록 실리콘 산화막으로 이루어지는 층간 절연막(14)이 형성되어 있다. 게이트 전극(4a, 4b, 4c, 4d)의 사이에는, n형의 불순물 영역(7, 10)에 도달되도록 형성된 패드 컨택트홀(19)이 형성되어 있다. 패드 컨택트홀(19)은, 측벽으로서의 측벽(9)을 포함하여 형성되어 있다. 이 패드 컨택트홀(19)을 충전하도록, 인 또는 비소 등을 주입한 폴리실리콘 또는 비정질 실리콘으로 이루어지는 패드 컨택트(21)가 형성되어 있다. 게이트 보호막(5)의 정상면(5a), 패드 컨택트(21)의 정상면(21a) 및 층간 절연막(14)의 정상면은 동일 평면에 있다.
게이트 보호막(5)의 정상면(5a), 패드 컨택트(21)의 정상면(21a) 및 층간 절연막(14)의 정상면을 덮도록, 실리콘 산화막으로 이루어지는 층간 절연막(41)이 형성되어 있다. 층간 절연막(41)에는, 게이트 전극(4b, 4c)의 사이에 형성된 패드 컨택트(21)의 정상면(21a)에 도달하는 비트선 컨택트홀(44)이 형성되어 있다. 비트선 컨택트홀(44)을 충전하며, 또한 층간 절연막(41)을 덮도록 금속막(45, 46)이 순서대로 퇴적되어 있다. 금속막(45, 46)에 의해 소정 형상의 비트선이 형성되어 있다.
이와 같이 구성된 반도체 장치에 의하면, 실리콘 기판(1)의 분리 산화막(2) 상으로서, 게이트 전극(4a, 4d)의 측면측에 위치하는 장소에는, 절연막(11) 및 층간 절연막(14)이 형성되어 있다. 이것에 의해, 게이트 전극(4a, 4d)으로부터 층간 절연막(14)으로의 전류의 누설을 방지할 수 있다. 또한, 분리 산화막(2)과 층간 절연막(14) 사이의 전기적인 접속을 완전히 없앨 수 있다.
패드 컨택트(21)는 게이트 보호막(5)에 의해 게이트 전극(4)과 분리되어 있다. 이것에 의해, 패드 컨택트(21)와 게이트 전극(4)이 단락하지 않는다. 또한, 패드 컨택트(21)의 정상면(21a)과, 게이트 보호막(5)의 정상면(5a)과는 동일 평면에 있다. 이 때문에, 게이트 보호막(5)의 정상면(5a) 상에 도전막은 존재하지 않고 층간 절연막(41)이 덮여 있으므로, 인접하는 패드 컨택트(21)끼리 단락하지 않는다.
다음에, 도 2 내지 도 9를 참조하여 도 1에서 도시한 반도체 장치의 제조 방법에 대하여 설명한다.
도 2를 참조하면, 실리콘 기판(1) 상에는, 메모리 셀 영역(1001) 및 주변 회로 영역(1002)이 규정되어 있다. 후속되는 반도체 장치의 제조 공정은 메모리 셀 영역(1001) 및 주변 회로 영역(1002)에서 동시에 진행된다. 또, 도면에서의 주변 회로 영역(1002)은 n형의 트랜지스터가 형성되는 영역을 나타내고 있는 것으로 한다.
실리콘 기판(1)의 주 표면(1a)에 분리 산화막(2)을 열 산화막 및 산화막의 매립법 등에 의해 형성한다. 분리 산화막(2)에 의해 분리 영역이 형성되고, 이 분리 영역 이외의 영역이 활성 영역이 된다. 게이트 절연막(3)을 막 두께 2㎚ 내지 10㎚ 정도로 하여 형성하고, 그 위로부터 배선이 되는 도전막(25, 26)을 형성한다.
게이트 절연막(3)은 열 산화막이거나, 또는 감압 및 상압 CVD(Chemical Vapor Deposition)법을 이용하여 퇴적한 도핑하지 않은 실리콘 산화막이다. 도전막(25)은 인(P), 비소(As) 또는 붕소(B)를 도핑한 폴리실리콘 또는 비정질 실리콘에 의해 형성한다. 도전막(26)은 질화 티탄(TiN)또는 텅스텐(W) 등의 고융점 금속막, 또한 이들의 실리사이드막에 의해 형성한다.
도전막(26) 상에 배선의 보호를 목적으로 하는 절연막(6)을 형성한다. 절연막(6)은, 질화막 또는 질화산화막, 이들의 중첩막, 혹은 산화막과 질화막과의 2층막으로 형성한다. 이들 막은 산화막에 RIE(Reactive Ion Etching)법 등의 드라이 에칭을 행한 경우에 일정 이상의 선택비를 갖는다.
소정의 개구 패턴을 갖는 레지스트막을 마스크로 하여, 절연막(6)에 RIE법 등의 드라이 에칭을 행하고, 절연막(6)을 소정의 패턴에 형성한다. 절연막(6)을 마스크로 하여, 도전막(25, 26)에 RIE법 등의 드라이 에칭을 행하고, 소정 형상의 게이트 전극(4)을 형성한다. 또, 도전막(25, 26)에 행하는 에칭은 산화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 게이트 절연막(3)의 도중에 에칭은 멈추고 게이트 절연막(3)은 잔존한다.
게이트 전극(4) 상에 형성된 절연막(6)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1013/㎠ 내지 1×1014/㎠로 인 또는 비소 등의 불순물을 주입하고, n형의 불순물 영역(7)을 형성한다. 또 일반적으로는, 다음에 열 산화 처리를 행하여 배선 및 기판 상을 열 산화막으로 덮는다.
도 3을 참조하면, 실리콘 기판(1), 게이트 전극(4) 및 절연막(6)의 양 측면, 및 절연막(6)의 정상면을 덮도록, 배선의 측벽의 보호를 목적으로 하는 절연막(8)을 형성한다. 이들 막은 산화막에 RIE법 등의 드라이 에칭을 행한 경우에 일정 이상의 선택비를 갖는다. 절연막(8)은, 질화막 또는 질화 산화막으로 형성한다. 절연막(8)의 막 두께는 10㎚ 내지 100㎚로 한다
도 4를 참조하면, 절연막(8)에 드라이 에칭을 전면에 행하고, 측벽(9)을 게이트 전극(4) 및 절연막(6)의 양 측면에 형성한다. 또, 절연막(8)에 행하는 에칭은 산화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 게이트 절연막(3)의 도중에 에칭은 멈추고 게이트 절연막(3)은 잔존한다. 이 측벽(9)과 절연막(6)이 게이트 보호막(5)을 구성한다.
도 5를 참조하면, 절연막(6) 및 측벽(9)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1013/㎠ 내지 1×1014/㎠로 인 또는 비소 등의 불순물을 주입하고, n형의 불순물 영역(10)을 형성한다. 이 때, n형의 불순물 영역(7)이 형성되는 깊이보다도 n형의 불순물 영역(10)이 형성되는 깊이 쪽이 깊게 되도록, n형의 불순물 영역(10)을 형성한다. 이것에 의해, 특히 메모리 셀 영역(1001)에서의 접합 완화 및 트랜지스터의 단채널 효과의 억제 등의 효과를 얻을 수 있다.
도 6을 참조하면, 실리콘 기판(1), 측벽(9) 및 절연막(6)을 덮도록 절연막(11)을 형성한다. 이들 막은 산화막에 RIE법 등의 드라이 에칭을 행한 경우에 일정 이상의 선택비를 갖는다. 절연막(11)은 질화막 또는 질화 산화막으로 형성한다. 절연막(11)은, 주로 실리콘 기판(1)의 주 표면(1a)에 형성된 분리 산화막(2)의 보호를 목적으로 하여 형성되어 있다. 후속되는 공정에서, 분리 영역 상의 층간 절연막에도 개구부가 형성되는 경우가 있으며, 이 때, 절연막(11)에 의해 분리 산화막(2)이 에칭되는 것을 방지할 수 있다.
도 7을 참조하면, 메모리 셀 영역(1001) 전체에서 절연막(11)을 덮도록 레지스트막(13)을 형성한다. 주변 회로 영역(1002)에서 절연막(6), 측벽(9) 및 절연막(11)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1014/㎠ 내지 1×1015/㎠로 인 또는 비소 등의 불순물을 주입하고, n형의 불순물 영역(12)을 형성한다. 이 때, n형의 불순물 영역(10)이 형성되는 깊이보다도 n형의 불순물 영역(12)이 형성되는 깊이 쪽이 깊게 되도록, n형의 불순물 영역(12)을 형성한다. 그 후 레지스트막(13)을 제거한다.
도 8을 참조하면, 절연막(11)을 덮도록 하여 층간 절연막(14)을 막 두께 300 ㎚ 내지 1000㎚ 정도로 하여 형성한다. 층간 절연막(14)은 매립성 및 평탄성이 우수하기 때문에, 인 및 붕소를 도핑한 실리콘 산화막(PBTEOS), 또는 인을 도핑한 실리콘 산화막(PTEOS) 등으로 형성한다. 배선간에서의 매립성 및 단차부에서의 평탄성을 향상시키기 위해, 층간 절연막(14)에 열 처리를 행한다.
도 9를 참조하면, 화학적 기계 연마법(CMP: Chemical Mechanical Polishing)에 의해, 층간 절연막(14)을 절연막(6)의 정상면(6a)이 노출될 때까지 연마한다. 또, 본 발명에서, 절연막(6)의 정상면(6a)은 도 2에 도시한 공정에서 형성된 절연막(6)의 정상면만을 의미하는 것은 아니다. 본 공정의 연마에 의해 연마면으로서 절연막(6)의 정상면(6a)이 형성되고, 이 정상면(6a)이 노출되면 된다.
도 10을 참조하면, 도면에서의 메모리 셀 영역(1001) 및 주변 회로 영역(1002)의 각각에 도시된 XI-XI선 상을 따라 절취한 단면이 도 11에 도시한 단면에 상당한다. 실리콘 기판(1) 상에는 활성 영역(53)과, 게이트 전극(4) 및 측벽(9)으로 이루어지는 게이트 배선(54)이 형성되어 있다.
도 10 및 도 11을 참조하면, 연마된 층간 절연막(14) 및 절연막(6)의 정상면을 덮도록, 소정의 개구 패턴을 갖는 레지스트막(15)을 형성한다. 메모리 셀 영역(1001)에서, 레지스트막(15)은 복수의 불순물 영역을 걸치도록 형성된 바 형상의 개구부(17)를 갖는다. 주변 회로 영역(1002)에서, 레지스트막(15)은 불순물 영역을 걸치도록 형성된 홀 형상의 개구부(18)를 갖는다.
도 12를 참조하면, 레지스트막(15)을 마스크로 하여, 층간 절연막(14)에 RIE법 등의 드라이 에칭을 행한다. 산화막인 층간 절연막(14)에 행하는 에칭은 질화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 질화막인 절연막(6, 11)의 도중에 에칭을 멈출 수 있다. 메모리 셀 영역(1001)에서는, 홀 형상이 아니라 개구 부분이 큰 바 형상의 개구부(17)가 레지스트막(15)에 형성되어 있기 때문에, 에칭 시의 선택비를 크게 할 수 있다. 이 때문에, 메모리 셀의 미세화를 위해, 게이트 배선 사이의 거리가 보다 좁게 형성된 경우에도 원하는 에칭을 행할 수 있다.
도 13을 참조하면, 레지스트막(15)을 제거한 후, 절연막(11)에 RIE법 등의 드라이 에칭을 행하여 잔존하고 있는 절연막(11)을 제거한다. 인접하는 게이트 전극(4)의 사이에는, 측벽(9)을 측벽에 갖고 실리콘 기판(1)의 불순물 영역에 도달하는 패드 컨택트홀(19)이 형성된다.
도 14를 참조하면, 패드 컨택트홀(19)을 충전하며, 또한 층간 절연막(14) 및 절연막(6)을 덮도록 도전막(20)을 CVD법에 의해 퇴적한다. 도전막(20)은, 인 또는 비소를 도핑한 폴리실리콘 또는 비정질 실리콘으로, 막 두께를 100㎚ 내지 400㎚ 정도로 하여 형성한다.
도 15를 참조하면, 화학적 기계 연마법에 의해, 게이트 보호막(5)의 정상면(5a)이 형성될 때까지 도전막(20)을 연마한다. 즉, 절연막(6)이 잔존하도록 절연막(6)의 정상면(6a)으로부터 저면까지의 사이에서 도전막(20)의 연마를 멈춘다. 이것에 의해, 패드 컨택트홀(19) 내에는 패드 컨택트(21)가 형성된다. 본 공정에 의해, 게이트 보호막(5)의 정상면(5a) 상에는 도전막(20)이 잔존하지 않아, 인접하는 패드 컨택트(21)끼리 단락하지 않는다.
도 16을 참조하면, 층간 절연막(14), 패드 컨택트(21) 및 절연막(6)을 덮도록 실리콘 산화막으로 이루어지는 층간 절연막(41)을 막 두께 50㎚ 내지 500㎚ 정도로 하여 형성한다. 층간 절연막(41)은 감압 및 상압 CVD법을 이용하여 퇴적한 도핑하지 않은 실리콘 산화막, 또는 인 및 붕소를 도핑한 실리콘 산화막이다.
도 17을 참조하면, 층간 절연막(41) 상에서 비트선 컨택트를 형성하는 소정의 위치에 개구부(43)를 형성한 레지스트막(42)을 형성한다.
도 18을 참조하면, 레지스트막(42)을 마스크로 하여, 층간 절연막(41)에 RIE 법 등의 드라이 에칭을 행하고, 비트선 컨택트홀(44)을 형성한다.
도 19를 참조하면, 비트선 컨택트홀(44)을 충전하며, 또한 층간 절연막(41)을 덮도록 금속막(45, 46)을 순서대로 퇴적한다. 금속막(45)은 티탄(Ti) 또는 질화티탄(TiN)으로 이루어지고, 막 두께 20㎚ 내지 100㎚ 정도로 하여 형성한다. 금속막(46)은 텅스텐(W) 등의 고융점 금속막의 실리사이드막, 이들의 중첩막, 혹은 텅스텐(W) 또는 알루미늄(Al) 등의 도전성 금속막으로 이루어지고, 막 두께 50㎚ 내지 200㎚ 정도로 하여 형성한다. 그 후, 소정 형상의 개구 패턴을 갖는 레지스트막을 형성한다. 이것을 마스크로 하여 금속막(45, 46)에 RIE법 등의 드라이 에칭을 행하고, 원하는 비트선 형상을 형성한다.
본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은, 평면적으로 규정되는 메모리 셀 영역(1001) 및 주변 회로 영역(1002)을 갖는 반도체 기판으로서의 실리콘 기판(1)의 주 표면(1a) 상에서, 메모리 셀 영역(1001)에 복수의 게이트 전극(4)을 형성하는 공정과, 게이트 전극(4)의 정상면과 측면을 덮는 게이트 보호막(5)을 형성하는 공정과, 게이트 전극(4)의 양측에 위치하는 실리콘 기판(1)의 주 표면(1a)에, 제1 도전형의 불순물 영역으로서의 n형의 불순물 영역(7, 10)을 형성하는 공정과, 실리콘 기판(1) 및 게이트 보호막(5)을 덮도록, 소정의 에칭제를 이용한 경우에 게이트 보호막(5)보다 에칭되기 쉬운 층간 절연막(14)을 형성하는 공정과, 게이트 보호막(5)의 정상면으로서의 절연막(6)의 정상면(6a)이 노출될 때까지 층간 절연막(14)을 제거하는 공정과, 노출된 게이트 보호막(5) 중 적어도 일부분을 노출시키는 개구부(17)를 갖는 마스크막으로서의 레지스트막(15)을 층간 절연막(14) 상에 형성하는 공정과, 레지스트막(15)을 마스크로 하여 층간 절연막(14)과 게이트 보호막(5)을 소정의 에칭제를 이용하여 에칭하고, 불순물 영역(7, 10)에 도달하는 홀로서, 그 홀을 규정하는 측면 중 적어도 일부가 게이트 보호막(5)에 의해 구성되는 홀로서의 패드 컨택트홀(19)을 형성하는 공정과, 패드 컨택트홀(19)을 충전하며, 또한 층간 절연막(14)을 덮도록 도전막(20)을 형성하는 공정과, 패드 컨택트홀(19) 내에 도전막(20)의 일부분을 잔존시키고, 또한 도전막(20)의 다른 부분을 제거함으로써, 패드 컨택트홀(19) 내에 패드 컨택트(21)를 형성하는 공정을 포함한다.
게이트 전극(4)을 형성하는 공정은 실리콘 기판(1)의 주 표면(1a) 상에서, 주변 회로 영역(1002)에 복수의 게이트 전극(4)을 형성하는 공정을 포함하고, 게이트 보호막(5)을 형성하는 공정은 주변 회로 영역(1002)에 형성된 게이트 전극(4)의 정상면과 측면을 덮는 게이트 보호막(5)을 형성하는 공정을 포함하고, n형의 불순물 영역(7, 10)을 형성하는 공정은 주변 회로 영역(1002)에 형성된 게이트 전극(4)의 양측에 위치하는 실리콘 기판(1)의 주 표면(1a)에, 제1 도전형의 불순물 영역으로서의 n형의 불순물 영역(7, 10, 12)을 형성하는 공정을 포함하고, 층간 절연막(14)을 형성하는 공정은 실리콘 기판(1) 및 주변 회로 영역(1002)에 형성된 게이트 보호막(5)을 덮도록, 층간 절연막(14)을 형성하는 공정을 포함하고, 층간 절연막(14)을 제거하는 공정은 주변 회로 영역(1002)에 형성된 절연막(6)의 정상면(6a)이 노출될 때까지 층간 절연막(14)을 제거하는 공정을 포함하고, 레지스트막(15)을 형성하는 공정은 주변 회로 영역(1002)에 형성되며, 노출한 게이트 보호막(5) 중 적어도 일부분을 노출시키는 개구부(18)를 갖는 레지스트막(15)을 층간 절연막(14) 상에 형성하는 공정을 포함하고, 패드 컨택트홀(19)을 형성하는 공정은 레지스트막(15)을 마스크로 하여, 층간 절연막(14)과, 주변 회로 영역(1002)에 형성된 게이트 보호막(5)을 소정의 에칭제를 이용하여 에칭하며, 불순물 영역(7, 10, 12)에 도달하는 패드 컨택트홀(19)을 형성하는 공정을 포함하고, 도전막(20)을 형성하는 공정은, 주변 회로 영역(1002)에 형성된 패드 컨택트홀(19)을 충전하며, 또한 층간 절연막(14)을 덮도록 도전막(20)을 형성하는 공정을 포함하며, 패드 컨택트(21)를 형성하는 공정은 주변 회로 영역(1002)에 형성된 패드 컨택트홀(19) 내에 도전막(20)의 일부분을 잔존시키고, 또한 도전막(20)의 다른 부분을 제거함으로써, 패드 컨택트홀(19) 내에 패드 컨택트(21)를 형성하는 공정을 포함한다.
층간 절연막(14)을 제거하는 공정에서, 층간 절연막(14)을 화학적 기계 연마법에 의해 제거하고, 패드 컨택트(21)를 형성하는 공정에서, 도전막(20)을 화학적 기계 연마법에 의해 제거한다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 도전막(20)을 형성하기 전에 한번 층간 절연막(14)을 절연막(6)의 정상면(6a)이 노출될 때까지 연마하고 있으며, 연마 후의 층간 절연막(14)의 연마면은 평탄하게 형성되어 있다. 그 후 이 연마면 상에 도전막(20)을 형성함으로써, 도전막(20)의 평탄성을 향상시킬 수 있다. 이 때문에, 도전막(20)을 소정 위치까지 연마할 때에, 층간 절연막(14)의 막 두께를 고려할 필요는 없으며, 평탄하게 형성된 도전막(20)의 막 두께의 변동만을 고려하여 연마를 행하면 된다. 이것에 의해, 도전막(20)을 소정 위치까지 연마하지 않았기 때문에 층간 절연막(14) 상에 도전막(20)이 잔존하여, 인접하는 패드 컨택트(21)끼리 단락하는 것을 방지할 수 있다. 또한, 도전막(20)을 소정 위치보다 더 낮은 위치까지 연마하여, 게이트 전극(4)의 정상면 상의 절연막(6)을 전부 제거하여 게이트 전극(4)이 노출되는 사태를 회피할 수 있다. 이에 따라 게이트 전극(4)과 패드 컨택트(21)가 단락하는 것을 방지할 수 있다. 또한, 화학적 기계 연마법에 의해 층간 절연막(14)을 연마함으로써, 절연막(6)의 정상면(6a)에 오목부가 형성되고, 이 오목부에 도전막(20)이 잔존하여 인접하는 패드 컨택트(21)끼리 단락하는 사태를 회피할 수 있다. 또한, 도전막(20)을 화학적 기계 연마법(CMP)에 의해 제거하고 있으므로, 게이트 보호막(5)의 정상면 상에 도전막(20)이 잔존하지 않을 뿐만 아니라, 게이트 보호막(5)이 완전히 제거되지 않는 적절한 위치까지 도전막(20)을 제거하는 것이 용이하게 된다.
또, 게이트 전극 사이의 거리를 짧게 하여 메모리 셀부의 미세화를 도모하는 오늘날에는, 배선간의 매립성을 향상시키기 위해 패드 컨택트홀(19)의 깊이는 그다지 깊게 할 수 없다. 이것에 의해 절연막(6)의 높이가 제약을 받기 때문에, 상술한 바와 같이 절연막(6) 상에 형성되는 막의 막 두께를 거의 고려하지 않고서, 절연막(6)의 소정 위치까지 도전막(20)을 제거할 수 있는 공정을 포함하는 반도체 장치의 제조 방법이 유용해진다.
또한, 실리콘 기판(1)의 메모리 셀 영역(1001)에서 n형의 불순물 영역을 갖는 반도체 장치를 제조하는 공정에 병행하여, 주변 회로 영역(1002)에서 n형의 불순물 영역을 갖는 반도체 장치를 동시에 제조하고 있기 때문에, 반도체 장치의 제조 공정을 삭감할 수 있다.
[제2 실시예]
제2 실시예에서의 반도체 장치의 제조 방법에서는, 제1 실시예에서의 반도체 장치의 제조 방법의 도 2 내지 도 9에 도시한 공정의 후에, 도 20 내지 도 25에 도시한 공정이 계속된다. 또한 이 후에, 제1 실시예에서의 반도체 장치의 제조 방법의 도 16 내지 도 19에 도시한 공정이 계속된다. 이하에서, 중복되는 제조 공정의 설명은 생략한다.
도 20을 참조하면, 층간 절연막(14) 및 절연막(6)을 덮도록 실리콘 산화막(61)을 막 두께 50㎚ 내지 150㎚ 정도로 하여 형성한다. 실리콘 산화막(61)은, 감압 및 상압 CVD법을 이용하여 퇴적한 도핑하지 않은 실리콘 산화막, 또는 인 및 붕소를 도핑한 실리콘 산화막이다.
도 21을 참조하면, 메모리 셀 영역(1001)에서 바 형상의 개구부(63)를 갖고, 주변 회로 영역(1002)에서 홀 형상의 개구부(65)를 갖는 레지스트막(62)을 실리콘 산화막(61) 상에 형성한다. 레지스트막(62)이 갖는 개구부(63, 65)의 개구 패턴은, 제1 실시예에서 도 10 및 도 11에 도시한 레지스트막(15)이 갖는 개구부(17, 18)의 개구 패턴과 동일하다.
도 22를 참조하면, 레지스트막(62)을 마스크로 하여, 실리콘 산화막(61) 및 층간 절연막(14)에 RIE법 등의 드라이 에칭을 행한다. 산화막인 층간 절연막(14) 및 실리콘 산화막(61)에 행하는 에칭은 질화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 질화막인 절연막(6 및 11)의 도중에 에칭을 멈출 수 있다.
도 23을 참조하면, 레지스트막(62)을 제거한 후, 절연막(11)에 RIE법 등의 드라이 에칭을 행하여 잔존하고 있는 절연막(11)을 제거한다. 인접하는 게이트 전극(4)의 사이에는, 측벽(9)을 측벽에 갖고 실리콘 기판(1)의 불순물 영역에 도달하는 패드 컨택트홀(67)이 형성된다.
도 24를 참조하면, 패드 컨택트홀(67)을 충전하고, 또한 절연막(6) 및 실리콘 산화막(61)을 덮도록 도전막(68)을 CVD법에 의해 퇴적한다. 도전막(68)은, 인 또는 비소를 도핑하였다. 폴리실리콘 또는 비정질 실리콘으로, 막 두께를 100㎚ 내지 400㎚ 정도로 하여 형성한다.
도 25를 참조하면, 화학적 기계 연마법에 의해서, 게이트 보호막(5)의 정상면(5a)이 형성될 때까지 도전막(68)을 연마한다. 즉, 절연막(6)이 잔존하도록 절연막(6)의 정상면(6a)으로부터 저면까지의 사이에서 도전막(68)의 연마를 멈춘다. 이 때, 도중에 실리콘 산화막(61)도 동시에 연마하게 되지만, 화학적 기계 연마가 기계적인 작용에 의해 실리콘 산화막(61)도 연마할 수 있다. 이것에 의해, 패드 컨택트홀(67) 내에는 패드 컨택트(21)가 형성된다. 그 후, 제1 실시예에서의 도 16에 도시한 공정으로 계속된다.
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은, 마스크막으로서의 레지스트막(62)을 형성하기 전에, 층간 절연막(14) 상에, 층간 절연막(14)과 동일 재질의 절연막으로서의 실리콘 산화막(61)을 형성하는 공정을 더 포함한다. 레지스트막(62)을 형성하는 공정은, 레지스트막(62)을 실리콘 산화막(61) 상에 형성하는 공정을 포함한다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 제1 실시예에 기재된 효과를 발휘할 수 있다. 또한, 제2 실시예에서는, 레지스트막(62)을 마스크로 하여, 층간 절연막(14) 및 실리콘 산화막(61)에 에칭을 행하는 공정에서, 게이트 보호막(5) 상에는 실리콘 산화막(61)이 형성되어 있다. 이와 같이 에칭의 초기 단계에서 게이트 보호막(5)이 노출되지 않고, 어느 정도 에칭이 진행되고 나서 게이트 보호막(5)이 노출되도록 해 둠으로써, 게이트 전극(4)을 덮는 게이트 보호막(5)의 절삭량을 억제할 수 있다. 이것에 의해, 게이트 전극(4)과 패드 컨택트(21)가 단락하는 것을 방지할 수 있다. 또한, 패드 컨택트(21)를 형성하기 위해 도전막(68)을 연마할 때에, 막 두께가 크게 형성된 층간 절연막(14)을 연마하는 경우와 비교하면, 막 두께를 작게 하여 형성한 실리콘 산화막(61)을 연마하는 쪽이 막 두께의 변동을 고려할 필요가 없다.
또한, 예를 들면 층간 절연막(14)과 실리콘 산화막(61)에 주입하는 인 및 붕소의 주입량을 바꾸는 등으로 해 두면, 층간 절연막(14)과 실리콘 산화막(61)과의 에칭 레이트에 차를 설정할 수 있다. 이 때문에, 패드 컨택트(21)를 형성하기 위해 도전막(68)을 연마하는 공정에서 소정의 슬러리를 선택함으로써, 게이트 전극 사이에 위치하는 층간 절연막(14)을 깎기 어렵게 할 수 있다. 이 때문에, 층간 절연막(14)의 상면에는 오목부가 형성되지 않는다. 이것에 의해, 후속 공정에서, 층간 절연막(14) 상에서 정밀도 있게 포토리소그래피를 행할 수 있다.
[제3 실시예]
제3 실시예에서의 반도체 장치의 제조 방법에서는, 제1 실시예에서의 반도체 장치의 제조 방법의 도 2 내지 도 9에 도시한 공정의 후에, 도 26 내지 도 32에 도시한 공정이 계속된다. 또한 이 후에, 제1 실시예에서의 반도체 장치의 제조 방법의 도 16 내지 도 19에 도시한 공정이 계속된다. 이하에서, 중복되는 제조 공정의 설명은 생략한다.
도 26을 참조하면, 층간 절연막(14) 및 절연막(6)을 덮도록 실리콘막(71)을 막 두께 50㎚ 내지 200㎚로 형성한다. 실리콘막(71)은, CVD법을 이용하여 퇴적한 인 및 비소 등을 도핑한 폴리실리콘 또는 비정질 실리콘이다.
도 27을 참조하면, 메모리 셀 영역(1001)에서 바 형상의 개구부(73)를 갖고, 주변 회로 영역(1002)에서 홀 형상의 개구부(75)를 갖는 레지스트막(72)을 실리콘막(71) 상에 형성한다. 레지스트막(72)이 갖는 개구부(73, 75)의 개구 패턴은, 제1 실시예에서 도 10 및 도 11에 도시한 레지스트막(15)이 갖는 개구부(17, 18)의 개구 패턴과 동일하다.
도 28을 참조하면, 레지스트막(72)을 마스크로 하여, 실리콘막(71)에 RIE법 등의 드라이 에칭을 행한다. 실리콘막(71)에 행하는 에칭은 질화막 및 산화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 절연막(6) 및 층간 절연막(14)의 정상면에서 에칭은 멈춘다.
도 29를 참조하면, 레지스트막(72)을 제거한 후, 실리콘막(71)을 마스크로 하여, 층간 절연막(14)에 RIE법 등의 드라이 에칭을 행한다. 산화막인 층간 절연막(14)에 행하는 에칭은 질화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 질화막인 절연막(6 및 11)의 도중에 에칭을 멈출 수 있다.
도 30을 참조하면, 절연막(11)에 RIE법 등의 드라이 에칭을 행하여 잔존하고 있는 절연막(11)을 제거한다. 인접하는 게이트 전극(4)의 사이에는, 측벽(9)을 측벽에 갖고 실리콘 기판(1)의 불순물 영역에 도달하는 패드 컨택트홀(76)이 형성된다.
도 31을 참조하면, 패드 컨택트홀(76)을 충전하며, 또한 절연막(6) 및 실리콘막(71)을 덮도록 도전막(77)을 CVD법에 의해 퇴적한다. 도전막(77)은, 인 또는 비소를 도핑한 폴리실리콘 또는 비정질 실리콘으로서, 막 두께를 100㎚ 내지 400㎚ 정도로 하여 형성한다.
도 32를 참조하면, 화학적 기계 연마법에 의해, 게이트 보호막(5)의 정상면(5a)이 형성될 때까지 도전막(77)을 연마한다. 즉, 절연막(6)이 잔존하도록 절연막(6)의 정상면(6a)으로부터 저면까지의 사이에서 도전막(77)의 연마를 멈춘다. 이것에 의해, 패드 컨택트홀(76) 내에는 패드 컨택트(21)가 형성된다. 그 후, 제1 실시예에서의 도 16에 도시한 공정으로 계속된다.
본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에서, 마스크막을 층간 절연막(14) 상에 형성하는 공정은, 실리콘을 포함하는 마스크막으로서의 실리콘막(71)을 층간 절연막(14) 상에 형성하는 공정을 포함한다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 제1 실시예에 기재된 효과를 발휘할 수 있다. 또한 제3 실시예에서는 실리콘막(71)을 마스크로 하여, 층간 절연막(14)에 에칭을 행하고 있다. 일반적으로, 산화막인 층간 절연막을 에칭하는 경우, 실리콘막(71)은 감광성 물질, 베이스 수지 및 유기 용매로 이루어지는 포토레지스트와 비교하여 5배 정도나 에칭되기 어렵다. 또한, 포토레지스트를 마스크로 하여 이용한 경우, 에칭 중에 마스크의 측벽이 에칭되어 마스크막에 형성되어 있는 개구부가 넓어지게 된다. 그 결과, 형성되는 패드 컨택트홀(76)의 형상이 테이퍼 형상으로 될 우려가 있다. 실리콘막(71)을 마스크막으로 하여 이용함으로써 마스크막 자체가 에칭되기 어렵게 된다. 이것에 의해, 테이퍼 형상이 아닌 원하는 형상을 갖는 패드 컨택트홀(76)을 형성할 수 있다.
[제4 실시예]
제4 실시예에서의 반도체 장치의 제조 방법에서는, 제1 실시예의 도 15에 도시한 공정의 후에 도 33 내지 도 38에 도시한 공정이 계속된다.
도 33에 도시한 단면은, 제1 실시예의 도 15에 도시한 단면에 상당한다. 도 33을 참조하면, 메모리 셀 영역(1001), 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002), 및 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)이 도시되어 있다. 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에는, 인접하는 게이트 전극(4)의 사이에 위치하는 실리콘 기판(1)의 주 표면(1a)에, p형의 불순물 영역(31 내지 33)이 각각 다른 깊이로 형성되어 있다. 이 p형의 불순물 영역(31 내지 33)은, 제1 실시예에서의 도 2, 도 5 및 도 7에 도시한 공정에서, 이하에 나타내는 공정을 동시에 행함으로써 형성된다.
도 2를 참조하면, 메모리 셀 영역(1001), 및 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002)을 덮도록 마스크막으로서의 레지스트막을 형성한다. 이러한 상태에서, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에서 게이트 전극(4) 상에 형성된 절연막(6)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1013/㎠ 내지 1×1014/㎠로 붕소(B) 등의 불순물을 주입하고, p형의 불순물 영역(31)을 형성한다. 또, 제1 실시예에서 n형의 불순물 영역(7)을 형성할 때, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에는, 마스크막으로서의 레지스트막이 전체적으로 형성되어 있다.
도 5를 참조하면, 메모리 셀 영역(1001), 및 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002)을 덮도록 마스크막으로서의 레지스트막을 형성한다. 이러한 상태에서, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에서 절연막(6) 및 측벽(9)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1013/㎠ 내지 1×1014/㎠로 붕소(B) 등의 불순물을 주입하고, p형의 불순물 영역(32)을 형성한다. 이 때, p형의 불순물 영역(31)이 형성되는 깊이보다도 p형의 불순물 영역(32)이 형성되는 깊이 쪽이 깊게 되도록, p형의 불순물 영역(32)을 형성한다. 또, 제1 실시예에서 n형의 불순물 영역(10)을 형성할 때에, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에는, 마스크막으로서의 레지스트막이 전체에 형성되어 있다.
도 7을 참조하면, 메모리 셀 영역(1001), 및 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002)을 덮도록 마스크막으로서의 레지스트막을 형성한다. 이러한 상태에서, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에서 절연막(6), 측벽(9) 및 절연막(11)을 마스크로 하여, 실리콘 기판(1)의 주 표면(1a)에 주입량 1×1014/㎠ 내지1×1015/㎠로 붕소 등의 불순물을 주입하고, p형의 불순물 영역(33)을 형성한다. 이 때, p형의 불순물 영역(32)이 형성되는 깊이보다도 p형의 불순물 영역(33)이 형성되는 깊이 쪽이 깊게 되도록, p형의 불순물 영역(33)을 형성한다. 또, 제1 실시예에서 n형의 불순물 영역(12)을 형성할 때에, 주변 회로 영역(1003)에서 p형 트랜지스터가 형성되는 영역에는, 마스크막으로서의 레지스트막(13)이 전체에 형성되어 있다.
도 34를 참조하면, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)의 소정의 위치에 개구부(82)를 갖는 레지스트막(81)을 형성한다. 개구부(82)는, p형의 불순물 영역(31 내지 33)을 걸치도록 홀 형상으로 형성되어 있다.
도 35를 참조하면, 레지스트막(81)을 마스크로 하여, 층간 절연막(14)에 RIE 법 등의 드라이 에칭을 행한다. 산화막인 층간 절연막(14)에 행하는 에칭은 질화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 질화막인 절연막(6, 11)의 도중에 에칭을 멈출 수 있다. 또, 이 때 메모리 셀 영역(1001) 및 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002)은 레지스트막(81)에 의해 전체가 덮혀져 있기 때문에, 층간 절연막(14)에 행하는 에칭으로부터 보호되어 있다.
도 36을 참조하면, 레지스트막(81)을 제거한 후, 절연막(11)에 RIE법 등의 드라이 에칭을 행하여 잔존하고 있는 절연막(11)을 제거한다. 인접하는 게이트 전극(4)의 사이에는, 측벽(9)을 측벽에 갖고 실리콘 기판(1)의 p형의 불순물 영역(31 내지 33)에 도달하는 패드 컨택트홀(83)이 형성된다.
도 37을 참조하면, 패드 컨택트홀(83)을 충전하며, 또한 층간 절연막(14) 및 절연막(6)을 덮도록 도전막(84)을 CVD법에 의해 퇴적한다. 도전막(84)은, 붕소 등을 도핑한 폴리실리콘 또는 비정질 실리콘으로서, 막 두께를 100㎚ 내지 400㎚ 정도로 하여 형성한다.
도 38을 참조하면, 화학적 기계 연마법에 의해, 게이트 보호막(5)의 정상면(5b)이 형성될 때까지 도전막(84)을 연마한다. 이 게이트 보호막(5)의 정상면(5b)은 정상면(5a)의 위치보다도 높아지지 않도록 형성된다. 즉, 절연막(6)이 잔존하도록 절연막(6)의 정상면(5a)으로부터 저면까지의 사이에서 도전막(84)의 연마를 멈춘다. 이것에 의해, 패드 컨택트홀(83) 내에는 패드 컨택트(85)가 형성된다. 본 공정에 의해, 게이트 보호막(5)의 정상면(5b) 상에는 도전막(84)이 잔존하지 않아, 패드 컨택트 사이의 단락을 방지할 수 있다. 그 후, 제1 실시예에서의 도 16 내지 도 19에 도시한 공정을 행함으로써, 소정의 위치에 비트선을 형성한다.
또, 본 실시예에서는, 제1 실시예의 도 15에 도시한 공정의 후에 도 33 내지도 38에 도시한 공정이 계속되었지만, 제2 실시예 및 제3 실시예의 도 25 또는 도 32에 도시한 공정의 후에, 도 33 내지 도 38에 도시한 공정을 행하여도 된다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에서도 도전막(84)을 형성하기 전에 층간 절연막(14)을 게이트 보호막(5)의 정상면(5a)까지 연마하고 있다. 이 때문에, 패드 컨택트 사이, 및 패드 컨택트와 게이트 전극 사이에서 단락이 생기지 않는 패드 컨택트(85)를 형성할 수 있다.
[제5 실시예]
제5 실시예에서의 반도체 장치의 제조 방법에서는, 제4 실시예의 도 33에 도시한 공정의 후에 도 39 내지 도 44에 도시한 공정이 계속된다.
도 39를 참조하면, 층간 절연막(14) 및 절연막(6)을 덮도록 실리콘 산화막(88)을 막 두께 50㎚ 내지 150㎚ 정도로 하여 형성한다. 실리콘 산화막(88)은, 감압 및 상압 CVD법을 이용하여 퇴적한 도핑하지 않은 실리콘 산화막, 또는 인 및 붕소를 도핑한 실리콘 산화막이다.
도 40을 참조하면, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)의 소정의 위치에 개구부(90)를 갖는 레지스트막(89)을 형성한다. 개구부(90)는, p형의 불순물 영역(31 내지 33)을 걸치도록 홀 형상으로 형성되어 있다.
도 41을 참조하면, 레지스트막(89)을 마스크로 하여, 실리콘 산화막(88) 및 층간 절연막(14)에 RIE법 등의 드라이 에칭을 행한다. 산화막인 층간 절연막(14) 및 실리콘 산화막(88)에 행하는 에칭은 질화막에 대하여 일정 이상의 선택비를 갖는다. 이 때문에, 질화막인 절연막(6, 11)의 도중에 에칭을 멈출 수 있다. 또, 이 때 메모리 셀 영역(1001) 및 주변 회로 영역에서 n형 트랜지스터가 형성되는 영역(1002)은 레지스트막(89)에 의해 전체가 덮여져 있기 때문에, 실리콘 산화막(88) 및 층간 절연막(14)에 행하는 에칭으로부터 보호되어 있다.
도 42를 참조하면, 레지스트막(89)을 제거한 후, 절연막(11)에 RIE법 등의 드라이 에칭을 행하여 잔존하고 있는 절연막(11)을 제거한다. 인접하는 게이트 전극(4)의 사이에는, 측벽(9)을 측벽에 갖고 실리콘 기판(1)의 p형의 불순물 영역(31 내지 33)에 도달하는 패드 컨택트홀(91)이 형성된다.
도 43을 참조하면, 패드 컨택트홀(91)을 충전하며, 또한 실리콘 산화막(88) 및 절연막(6)을 덮도록 도전막(92)을 CVD법에 의해 퇴적한다. 도전막(92)은, 붕소 등을 주입한 폴리실리콘 또는 비정질 실리콘으로서, 막 두께를 100㎚ 내지 400㎚ 정도로 하여 형성한다.
도 44를 참조하면, 화학적 기계 연마법에 의해서, 게이트 보호막(5)의 정상면(5b)이 형성될 때까지 도전막(92)을 연마한다. 이 게이트 보호막(5)의 정상면(5b)은 정상면(5a)의 위치보다도 높아지지 않도록 형성된다. 즉, 절연막(6)이 잔존하도록 절연막(6)의 정상면(5a)으로부터 저면까지의 사이에서 도전막(92)의 연마를 멈춘다. 이것에 의해, 패드 컨택트홀(91) 내에는 패드 컨택트(93)가 형성된다. 본 공정에 의해, 게이트 보호막(5)의 정상면(5b) 상에는 도전막(92)이 잔존하지 않아, 패드 컨택트 사이의 단락을 방지할 수 있다. 그 후, 제1 실시예에서의 도 16 내지 도 19에 도시한 공정을 행함으로써, 소정의 위치에 비트선을 형성한다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 제4 실시예에 기재된 효과를 발휘할 수 있다. 또한, 제5 실시예에서는 레지스트막(89)을 마스크로 하여, 층간 절연막(14) 및 실리콘 산화막(88)의 에칭을 행하는 공정에서, 게이트 보호막(5) 상에는 실리콘 산화막(88)이 형성되어 있다. 이와 같이 에칭의 초기 단계에서 게이트 보호막(5)이 노출되지 않고, 어느 정도 에칭이 진행되고 나서 게이트 보호막(5)이 노출되도록 해 둠으로써, 게이트 전극(4)을 덮는 게이트 보호막(5)의 절삭량을 억제할 수 있다. 이것에 의해, 주변 회로 영역에서 p형 트랜지스터가 형성되는 영역(1003)에서, 게이트 전극(4)과 패드 컨택트(93)가 단락하는 것을 더욱 방지할 수 있다.
[제6 실시예]
도 45는, 제1 실시예에서 도 10에서의 주변 회로 영역(1002)을 도시한 평면도에 상당한다. 제6 실시예에서의 반도체 장치의 제조 방법은, 제1 실시예의 도 10 및 도 11에 도시한 공정에서, 주변 회로 영역(1002)을 덮는 레지스트막(15)이 갖는 개구부의 개구 패턴이, 제1 실시예와 다르다.
도 45를 참조하면, 주변 회로 영역(1002)에서 소정의 위치에 형성된 개구부(96)를 갖는 레지스트막(15)을 형성한다. 개구부(96)는, 도 10에서의 주변 회로 영역(1002)을 도시한 평면도에서, 동렬로 배열하는 복수의 개구부(18)를 상호 연결함으로써 형성되는 타원 형상을 갖는다. 주변 회로 영역(1002) 및 메모리 셀 영역(1001)으로부터 각각 임의로 약 1㎛ 사방 변으로 둘러싸인 영역을 선택한다. 메모리 셀 영역(1001)에서 선택된 영역에 포함되는 개구부(17)가 그 선택된 영역에서 차지하는 비율(개구부(17)의 면적/(1㎛)2)과, 주변 회로 영역(1002)에서 선택된 영역에 포함되는 개구부(96)가 그 선택된 영역에서 차지하는 비율(개구부(96)의 면적/(1㎛)2)이 근사하도록, 레지스트막(15)에 개구부(96)를 형성한다. 또, 개구부(96)의 형상은 직사각형 등의 임의의 형상이어도 된다.
도 46을 참조하면, 주변 회로 영역(1002)에서, 활성 영역(53) 상의 소정의 위치에 형성된 홀 형상의 개구부(18)를 갖고, 또한 활성 영역(53) 이외의 영역인 분리 영역 상의 임의의 위치에 형성된 홀 형상으로 더미용의 개구부(97)를 갖는 레지스트막(15)을 형성한다. 주변 회로 영역(1002) 및 메모리 셀 영역(1001)으로부터 각각 임의로 약 1㎛ 사방 변으로 둘러싸인 영역을 선택한다. 메모리 셀 영역(1001)에서 선택된 영역에 포함되는 개구부(17)가 그 선택된 영역에서 차지하는 비율(개구부(17)의 면적/(1㎛)2)과, 주변 회로 영역(1002)에서 선택된 영역에 포함되는 개구부(18, 97)가 그 선택된 영역에서 차지하는 비율(개구부(18, 97)의 면적/(1㎛)2)이 근사하도록 레지스트막(15)에 개구부(18, 97)를 형성한다.
본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법은, 주변 회로 영역(1002)에 형성되는 마스크막으로서의 레지스트막(15)의 개구부(96)의 개구율을, 메모리 셀 영역(1001)에 형성되는 마스크막으로서의 레지스트막(15)의 개구부(17)의 개구율에 근사시킨다.
이와 같이 구성된 반도체 장치의 제조 방법에 의하면, 주변 회로 영역(1002)과 메모리 셀 영역(1001)에서 레지스트막(15)의 개구율을 근사시키고 있다. 보다 일반적으로 말하면, 소정 영역, 예를 들면 임의의 선택된 레지스트막(15)의 개구율이 큰 경우와 개구율이 작은 경우에는, 에칭 선택비의 대소 또는 테이퍼 각의 크기 등의 에칭 특성이 크게 변화한다. 예를 들면, 개구율이 큰 경우에는 소정의 재질에 대하여 에칭 선택비를 크게 취할 수 있지만, 개구율이 작은 경우에는 에칭 선택비는 작아진다. 따라서, 레지스트막(15)의 개구율을 다른 영역 사이에서 근사시킴으로써, 주변 회로 영역(1002)과 메모리 셀 영역(1001)의 쌍방의 영역에서 최적의 에칭 조건으로 하여 패드 컨택트(21)를 형성할 수 있다.
또, 금번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 정의되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 패드 컨택트와 게이트 배선이 단락하지 않을 뿐만 아니라, 패드 컨택트끼리 단락하지 않는 구조를 갖는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시예에서의 반도체 장치를 도시한 단면도.
도 2 내지 도 19는 도 1에 도시한 반도체 장치의 제조 방법의 공정을 나타내며, 도 2 내지 도 9 및 도 11 내지 도 19는 단면도, 도 10은 평면도.
도 20 내지 도 25는 본 발명의 제2 실시예에서, 도 1에 도시한 반도체 장치의 제조 방법의 공정을 나타내는 단면도.
도 26 내지 도 32는 본 발명의 제3 실시예에서, 도 1에 도시한 반도체 장치의 제조 방법의 공정을 나타내는 단면도.
도 33 내지 도 38은 본 발명의 제4 실시예에서의 반도체 장치의 제조 방법의 공정을 나타내는 단면도.
도 39 내지 도 44는 본 발명의 제5 실시예에서의 반도체 장치의 제조 방법의 공정을 나타내는 단면도.
도 45는 본 발명의 제6 실시예에서의 반도체 장치의 제조 방법의 공정을 나타내는 평면도.
도 46은 도 45에 도시한 반도체 장치의 제조 방법의 공정의 변형예를 나타내는 평면도.
도 47 내지 도 52는 일본 특허 공개2001-284452에 기재되어 있는 반도체 소자의 자기 정합 컨택트 기술의 공정을 나타내며, 도 47, 도 48 및 도 50 내지 도 52는 단면도, 도 49는 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : 분리 산화막
4 : 게이트 전극
5 : 게이트 보호막
5a, 5b, 6a, 21a : 정상면
7, 10, 12 : 불순물 영역
11 : 절연막
14 : 층간 절연막
15, 62, 72 : 레지스트막
17, 18, 63, 65, 73, 75 : 개구부
19, 67, 76 : 패드 컨택트홀
20, 68, 77 : 도전막
21 : 패드 컨택트
61 : 실리콘 산화막
71 : 실리콘막

Claims (3)

  1. 삭제
  2. 평면적으로 규정되는 메모리 셀 영역 및 주변 회로 영역을 갖는 반도체 기판의 주 표면 상에서, 상기 메모리 셀 영역에 복수의 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 정상면과 측면을 덮는 게이트 보호막을 형성하는 공정과,
    상기 게이트 전극의 양측에 위치하는 상기 반도체 기판의 주 표면에, 제1 도전형의 불순물 영역을 형성하는 공정과,
    상기 반도체 기판 및 상기 게이트 보호막을 덮도록, 소정의 에칭제를 이용한 경우에 상기 게이트 보호막보다 에칭되기 쉬운 층간 절연막을 형성하는 공정과,
    상기 게이트 보호막의 정상면이 노출될 때까지 상기 층간 절연막을 제거하는 공정과,
    노출된 상기 게이트 보호막 중 적어도 일부분을 노출시키는 개구부를 갖는 마스크막을 상기 층간 절연막 상에 형성하는 공정과,
    상기 마스크막을 마스크로 하여 상기 층간 절연막과 상기 게이트 보호막을 상기 소정의 에칭제를 이용하여 에칭하고, 상기 불순물 영역에 도달하는 홀로서, 그 홀을 규정하는 측면 중 적어도 일부가 상기 게이트 보호막에 의해 구성되는 홀을 형성하는 공정과,
    상기 홀을 충전하며, 또한 상기 층간 절연막을 덮도록 도전막을 형성하는 공정과,
    상기 홀 내에 상기 도전막의 일부분을 잔존시키며, 또한 상기 도전막의 다른 부분을 제거함으로써, 상기 홀 내에 패드 컨택트를 형성하는 공정
    을 포함하고,
    상기 마스크막을 형성하기 전에, 상기 층간 절연막 상에, 상기 층간 절연막과 동일 재질의 절연막을 형성하는 공정을 더 포함하며, 상기 마스크막을 형성하는 공정은, 상기 마스크막을 상기 절연막 상에 형성하는 공정을 포함하고, 상기 패드 컨택트를 형성하는 공정은, 상기 층간 절연막과 동일 재질의 절연막을 제거하고, 상기 게이트 보호막의 정상면으로부터 저면까지의 사이에서 상기 도전막의 연마를 정지시키는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 평면적으로 규정되는 메모리 셀 영역 및 주변 회로 영역을 갖는 반도체 기판의 주 표면 상에서, 상기 메모리 셀 영역에 복수의 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 정상면과 측면을 덮는 게이트 보호막을 형성하는 공정과,
    상기 게이트 전극의 양측에 위치하는 상기 반도체 기판의 주 표면에, 제1 도전형의 불순물 영역을 형성하는 공정과,
    상기 반도체 기판 및 상기 게이트 보호막을 덮도록, 소정의 에칭제를 이용한 경우에 상기 게이트 보호막보다 에칭되기 쉬운 층간 절연막을 형성하는 공정과,
    상기 게이트 보호막의 정상면이 노출될 때까지 상기 층간 절연막을 제거하는 공정과,
    노출된 상기 게이트 보호막 중 적어도 일부분을 노출시키는 개구부를 갖는 마스크막을 상기 층간 절연막 상에 형성하는 공정과,
    상기 마스크막을 마스크로 하여 상기 층간 절연막과 상기 게이트 보호막을 상기 소정의 에칭제를 이용하여 에칭하고, 상기 불순물 영역에 도달하는 홀로서, 그 홀을 규정하는 측면 중 적어도 일부가 상기 게이트 보호막에 의해 구성되는 홀을 형성하는 공정과,
    상기 홀을 충전하며, 또한 상기 층간 절연막을 덮도록 도전막을 형성하는 공정과,
    상기 홀 내에 상기 도전막의 일부분을 잔존시키며, 또한 상기 도전막의 다른 부분을 제거함으로써, 상기 홀 내에 패드 컨택트를 형성하는 공정
    을 포함하고,
    상기 마스크막을 상기 층간 절연막 상에 형성하는 공정은, 실리콘을 포함하는 상기 마스크막을 상기 층간 절연막 상에 형성하는 공정을 포함하며, 상기 패드 콘택트를 형성하는 공정은, 상기 실리콘을 포함하는 마스크막을 제거하고, 상기 게이트 보호막의 정상면으로부터 저면까지의 사이에서 상기 도전막의 연마를 정지시키는 공정을 포함하는 반도체 장치의 제조 방법.
KR10-2003-0015652A 2002-07-26 2003-03-13 반도체 장치의 제조 방법 KR100537708B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00217945 2002-07-26
JP2002217945A JP4360780B2 (ja) 2002-07-26 2002-07-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20040010060A KR20040010060A (ko) 2004-01-31
KR100537708B1 true KR100537708B1 (ko) 2005-12-20

Family

ID=30767979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0015652A KR100537708B1 (ko) 2002-07-26 2003-03-13 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US6846732B2 (ko)
JP (1) JP4360780B2 (ko)
KR (1) KR100537708B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100751689B1 (ko) * 2006-04-06 2007-08-23 주식회사 하이닉스반도체 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
JP2011060989A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体装置の製造方法
FR2963161B1 (fr) * 2010-07-23 2012-08-24 Commissariat Energie Atomique Procede de realisation d?un circuit integre
JP2014011384A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置および半導体装置の製造方法
TWI658593B (zh) * 2015-08-10 2019-05-01 聯華電子股份有限公司 半導體裝置及其製作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JP2000082750A (ja) * 1998-07-10 2000-03-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3169901B2 (ja) 1998-07-30 2001-05-28 山形日本電気株式会社 レジストパターン構造および半導体装置の製造方法
KR100352909B1 (ko) 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
US6774429B2 (en) * 2000-08-10 2004-08-10 Matsushita Electric Industrial Co., Ltd. Hybrid semiconductor device with a poly-metal gate structure
JP2002064190A (ja) * 2000-08-18 2002-02-28 Mitsubishi Electric Corp 半導体装置
KR100378183B1 (ko) * 2000-09-18 2003-03-29 삼성전자주식회사 반도체 메모리 장치 및 그의 제조 방법
US6555450B2 (en) * 2000-10-04 2003-04-29 Samsung Electronics Co., Ltd. Contact forming method for semiconductor device
US6541361B2 (en) * 2001-06-27 2003-04-01 Lam Research Corp. Plasma enhanced method for increasing silicon-containing photoresist selectivity

Also Published As

Publication number Publication date
JP2004063632A (ja) 2004-02-26
US6846732B2 (en) 2005-01-25
JP4360780B2 (ja) 2009-11-11
US20040018707A1 (en) 2004-01-29
KR20040010060A (ko) 2004-01-31

Similar Documents

Publication Publication Date Title
KR100843715B1 (ko) 반도체소자의 콘택 구조체 및 그 형성방법
KR100675285B1 (ko) 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
KR100625126B1 (ko) 반도체 장치 및 이의 제조 방법
KR20020065795A (ko) 디램 장치 및 그 형성 방법
KR20060124385A (ko) 반도체 소자의 제조 방법
KR100268443B1 (ko) 반도체 장치의 자기 정렬 콘택 형성 방법
CN112713147A (zh) 半导体存储器装置及其制造方法
KR100363099B1 (ko) 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법
US6503789B1 (en) Contact structure for a semiconductor device and manufacturing method thereof
JP2001257325A (ja) 半導体記憶装置及びその製造方法
KR100537708B1 (ko) 반도체 장치의 제조 방법
GB2374458A (en) Self aligned contact holes
KR100334572B1 (ko) 반도체 장치의 자기정렬 콘택 형성 방법
KR100416607B1 (ko) 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR100590201B1 (ko) 자기정렬 콘택 패드의 제조 방법
KR100195234B1 (ko) 반도체장치의 제조방법
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
CN212085005U (zh) 半导体装置
KR100349360B1 (ko) 반도체장치의 콘택 형성방법
KR20010011639A (ko) 반도체장치의 자기정렬 콘택 플러그 형성방법
KR20010008589A (ko) 상감 기법을 이용한 반도체장치의 비트라인 형성방법
KR100249174B1 (ko) 반도체 소자 및 그의 제조방법
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
KR950012033B1 (ko) 고집적 소자의 콘택제조방법
KR0168523B1 (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111118

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee