KR20060124385A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 영역의 식각 공정에서 리세스 게이트 마스크를 종래의 라인형에서 셀 트랜지스터가 형성되는 부분만 노출하도록 직사각형으로 설계하고 게이트 영역을 정의하는 게이트 마스크 패턴층이 게이트 전극이 형성되는 부분을 노출시키도록 설계함으로써, 리세스 게이트 식각 공정시 소자 분리막을 먼저 식각한 후 반도체 기판을 식각하여 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 억제하고 반도체 기판의 비정상적인 식각을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 종래 기술에 따른 반도체 소자의 제조 공정에서 게이트 구조물과 리세스 게이트 사이에 오정렬이 발생한 경우를 도시한 단면도.
도 4는 종래 기술에 따른 반도체 소자의 제조 공정에서 리세스 게이트 영역에 오정렬이 발생한 경우를 도시한 단면도.
도 5 내지 도 7은 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도들.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 8a 내지 도 8k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법 을 도시한 단면도들.
도 9는 도 8c의 공정을 수행한 후의 II-II'에 따른 단면을 도시한 단면도.
도 10은 도 8d의 공정을 수행한 후의 II-II'에 따른 단면을 도시한 단면도.
도 11a 내지 도 11f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 반도체 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판 상부에 소자 분리막(40), 활성 영역(10a) 및 활성 영역(10a)과 교차하는 워드라인인 게이트 구조물(120)이 형성되어 있다. 게이트 구조물(120) 사이의 간격은 F이며(F는 디자인 룰에 따른 최소 선폭), 리세스 게이트 영역(60)은 라인형으로서 게이트 구조물(120) 하부에 구비되며, 게이트 구조물(120)의 폭보다 좌우로 각각 D만큼 작다. 즉, 리세스 게이트 영역(60)의 오정렬 마진은 D이다.
도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서 도 2a(i) 내지 도 2f(i)는 도 1의 I-I'을 따른 단면을 도시한 것이며, 도 2a(ii) 내지 도 2f(ii)는 도 1의 II-II'을 따른 단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 적층한다. 다음에는, STI 공정을 수행하여 활성 영역(10a)을 정의하는 소자 분리막(40)을 형성한다.
도 2b를 참조하면, 소자 분리막(40)을 소정 두께 식각하여 그 높이를 낮춘 후 패드 질화막(30)을 제거한다. 다음에는, 전체 표면 상부에 폴리실리콘층(50)을 형성한다.
도 2c를 참조하면, 폴리실리콘층(50) 상부에 감광막(미도시)을 형성한 후 도 1의 리세스 게이트 예정 영역(60)을 정의하는 노광 마스크를 이용한 노광 및 현상 공정으로 리세스 게이트 예정 영역(60)을 노출시키는 라인형의 마스크 패턴(미도시)을 형성한다. 다음에는, 상기 마스크 패턴을 식각 마스크로 노출된 폴리실리콘층(50) 및 패드 산화막(20)을 식각하여 리세스 게이트 예정 영역(60)을 정의하는 폴리실리콘층 패턴(50a) 및 패드 산화막 패턴(20a)을 형성한다. 그 다음에, 상기 마스크 패턴을 제거한다.
도 2d를 참조하면, 폴리실리콘층 패턴(50a)을 식각 마스크로 노출된 반도체 기판(10)을 식각하여 리세스 게이트 영역(70)을 형성한다. 여기서, 반도체 기판(10)과 폴리실리콘층 패턴(50a)이 함께 식각되도록 한다. 이 때 소자 분리막(40)과 인접한 반도체 기판(10)의 식각 속도가 소자 분리막(40)과 인접하지 않은 반도체 기판(10)보다 느리므로 리세스 게이트 영역(70) 내의 반도체 기판에는 실리콘 뿔(silicon horn)(A)이 형성된다. 그 다음에, 패드 산화막(20)을 제거한다.
도 2e를 참조하면, 노출된 반도체 기판(10)의 표면에 게이트 산화막(80)을 형성한 후 전체 표면 상부에 리세스 게이트 영역(70)을 매립하는 하부 게이트 전극층(90)을 형성하고 하부 게이트 전극층(90) 상부에 상부 게이트 전극층(100) 및 하드 마스크층(110)을 순차적으로 적층한다.
도 2f를 참조하면, 하드 마스크층(110), 상부 게이트 전극층(100) 및 하부 게이트 전극층(90)을 패터닝하여 하부 게이트 전극층 패턴(90a), 상부 게이트 전극층 패턴(100a) 및 하드 마스크층 패턴(110a)의 적층 구조로 이루어진 게이트 구조물(120)을 형성한다.
도 3은 종래 기술에 따른 반도체 소자의 제조 공정에서 게이트 구조물과 리세스 게이트 사이에 오정렬이 발생한 경우를 도시한 단면도이다.
도 3을 참조하면, 리세스 게이트 마스크와 게이트 마스크 사이에 D보다 큰 M만큼의 오정렬이 발생할 경우에 게이트 하부 전극의 실리콘 표면 밑으로의 식각 및 식각된 위쪽 모서리에서의 게이트 산화막의 특성 열화 가능성이 높다는 문제점이 있다. 또한, 게이트 구조물이 리세스 채널의 한쪽으로 치우쳐져서 후속 LDD 및 S/D 영역의 형성시 우측의 스토리지 노드 콘택 영역의 농도가 좌측의 스토리지 노드 콘택 영역의 농도보다 낮게 되어 우측 셀 트랜지스터의 저항값이 좌측 셀 트랜지스터의 저항값보다 크게 되어 결과적으로 우측 셀의 전류가 감소하며 동작 속도가 좌측 셀보다 더 느려진다는 문제점이 있다.
도 4는 종래 기술에 따른 반도체 소자의 제조 공정에서 리세스 게이트 영역에 오정렬이 발생한 경우를 도시한 단면도이다.
도 4를 참조하면, 소자분리 마스크와 리세스 게이트 마스크 사이에 정렬 오차가 D보다 큰 M만큼 과도하게 발생한 경우, 소자분리 산화막과 인접한 반도체 기판 부분이 비정상적으로 M-D만큼 노출된다. 이렇게 노출된 부분은 도 2d에서 반도체 기판 식각 공정에서 함께 식각된다. 이 부분은 DRAM 셀의 스토리지 노드 콘택이 형성되는 영역으로서 누설 전류 특성이 중요한 영역이며, 비정상적인 반도체 기판의 식각은 누설 전류의 증가를 유발하여 DRAM의 리프레시 특성을 저하시킨다.
또한 도 2d에 도시된 바와 같이, 반도체 기판 식각 공정에서 소자 분리 산화막과 인접한 반도체 기판의 식각 속도가 상대적으로 작아서 소자 분리 산화막과 인접하여 실리콘이 위로 뾰족하게 남아있는데, 이로 인하여 셀 트랜지스터의 문턱 전압이 낮아지고 누설 전류가 증가하게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계와, (c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계와, (d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계와, (e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역의 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계와, (f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계와, (g) 상기 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계와, (h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계와, (i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계와, (j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극을 형성하고 상기 게이트 영역을 매립하는 제3 질화막을 형성하는 단계와, (k) 상기 제2 산화막, 제2 질화막 및 제1 산화막을 제거한 후 전체 표면 상부에 제3 산화막을 형성하는 단계와, (l) 상기 제1 하부 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, (m) 전체 표면 상부에 제4 질화막 및 제4 산화막을 형성한 후 주변 회로 영역의 제4 질화막 및 제4 산화 막만을 식각하여 주변 회로 영역의 제2 하부 게이트 전극의 측벽에 스페이서를 형성하고 상기 스페이서 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계와, (n) 셀 영역의 제4 산화막을 제거한 후 전체 표면 상부에 제5 질화막 및 제1 층간 절연막을 형성하고 제3 질화막이 노출될 때까지 평탄화식각하는 단계와, (o) 셀 영역의 게이트 전극 양측의 소스/드레인 예정 영역 상부의 제1 층간 절연막, 제5 질화막, 제 4 질화막 및 제3 산화막을 식각하여 반도체 기판을 노출시키고 상기 소스/드레인 예정 영역에 소스/드레인 영역을 형성하는 단계와, (p) 상기 셀 영역의 소스/드레인 영역 상부에 콘택 플러그 및 제5 산화막의 적층 구조를 형성하는 단계와, (q) 상기 제3 질화막을 제거하고 상기 제3 산화막 및 제5 산화막을 소정 두께 식각하는 단계와, (r) 상기 제2 하부 게이트 전극의 표면에 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계와, (s) 상기 게이트 구조물을 소정 두께 식각하는 단계와, (t) 상기 노출된 제3 산화막, 제4 질화막, 제5 질화막 및 제5 산화막을 식각하여 제거하는 단계와, (u) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 콘택 플러그가 노출될 때까지 평탄화 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은 (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계와, (c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계와, (d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계와, (e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역의 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계와, (f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계와, (g) 상기 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계와, (h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계와, (i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계와, (j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극, 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계와, (k) 상기 제2 산화막의 노출된 측벽을 소정 두께 식각하는 단계와, (l) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 제2 산화막이 노출될 때까지 평탄화식각하는 단계와, (m) 상기 셀 영역의 전면에 제3 산화막을 형성하는 단계와, (n) 상기 게이트 구조물의 측벽에만 제2 산화막이 남도록 상기 게이트 상부 절연막을 마스크로 주변회로 영역의 제2 산화막을 식각하는 단계와, (o) 상기 주변 회로 영역의 게이트 구조물 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, (p) 상기 주변 회로 영역의 게이트 구조물 측벽에 게이트 측벽 절연막을 형성하는 단계와, (q) 상기 주변 회로 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계와, (r) 전체 표면 상부에 제4 질화막 및 제1 층간 절연막을 형성한 후 상기 게이트 상부 절연막이 노출될 때까지 평탄화 식각하는 단계와, (s) 상기 셀 영역의 제2 산화막 및 제1 질화막을 식각하여 콘택홀을 형성하는 단계와, (t) 상기 콘택홀 저부의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계와, (u) 상기 콘택홀 저부의 제1 산화막을 식각하여 반도체 기판을 노출시킨 후 노출된 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, (v) 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 5 내지 도 7은 본 발명에 따른 반도체 소자의 레이아웃을 도시한 평면도들이다.
도 5를 참조하면, 반도체 기판 상부에 소자 분리막(230), 활성 영역(200a) 및 활성 영역(200a)과 교차하는 워드라인인 게이트 구조물(600)이 형성되어 있다. 게이트 구조물(600)의 선폭은 Fx(Fx는 디자인 룰에 따른 최소 선폭)이며, 리세스 게이트 영역(280)은 라인형이 아닌 직사각형의 아일랜드형(island type)으로서 게이트 구조물(600) 하부에 구비되며, 게이트 구조물(310)의 폭보다 좌우로 각각 D만큼 크고, 활성 영역(200a)의 선폭(Fv)보다 상하로 각각 E만큼 크다. 여기서, 도 5 에 도시된 리세스 게이트 영역(280)은 편의상 노광 마스크에 정의되는 영역이 도시되어 있음을 유의하여야 한다. D 및 E의 범위는 -(1/3)Fx≤D≤0.5Fx, 0≤E≤0.5Fy인 것이 바람직하다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도로서, 도 5와 비교하여 노광 마스크에 의해 정의되는 리세스 게이트 영역(280)이 셀 트랜지스터 두개에 걸쳐 정의되는 것을 알 수 있다. 또한, 게이트 구조물(600)의 선폭이 리세스 게이트 영역(280)에서는 다른 부분보다 작아지는 것을 알 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도로서, 도 5와 비교하여 노광 마스크에 의해 정의되는 리세스 게이트 영역(280)이 셀 트랜지스터 두개에 걸쳐 정의되는 것을 알 수 있다. 또한, 게이트 구조물(600)의 선폭이 리세스 게이트 영역(280) 이외의 영역에서는 리세스 게이트 영역(280)보다 작아지는 것을 알 수 있다.
도 8a 내지 도 8k는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5의 I-I'을 따른 단면을 도시한 것이다.
도 8a를 참조하면, STI 공정을 수행하여 활성 영역(200a)을 정의하는 소자분리 산화막(230)을 형성한다. 구체적으로는, 반도체 기판(200) 상부에 패드 산화막(210), 패드 질화막(220) 및 감광막(미도시)을 적층하고 소자 분리 영역을 정의하는 소자분리 마스크를 사용하여 상기 감광막을 노광 및 현상하여 소자분리 예정 영역을 노출시키는 마스크 패턴(미도시)를 형성한다. 다음에는, 상기 마스크 패턴에 의해 노출된 패드 질화막(220), 패드 산화막(210), 소정 두께의 반도체 기판(200)을 차례로 식각하여 소자 분리 트렌치(미도시)를 형성한 후 남아있는 상기 마스크 패턴을 제거한다. 그 다음에, 전체 표면 상부에 상기 소자분리 트렌치를 매립하는 산화막을 형성하고 패드 질화막(220)이 노출될 때까지 CMP 공정으로 연마하여 활성 영역(200a)를 정의하는 소자분리 산화막(230)을 형성한다.
도 8b를 참조하면, 패드 질화막(220)을 습식각으로 제거한 후 웰 이온 주입 마스크를 이용한 노광 및 현상 공정으로 소정의 웰 영역을 정의하는 마스크 패턴을 형성한다. 다음에는, 소정의 이온 주입 공정으로 각각 깊은 n형 웰, 셀 웰, n형 웰 및 p형 웰 영역을 형성한 후 상기 마스크 패턴을 제거한다. 여기서, 각 영역에 트랜지스터의 문턱 전압을 조절하기 위한 채널 영역 도핑도 함께 진행하는 것이 바람직하다. 그 다음에, 패드 산화막(210)을 제거한 후 반도체 기판에 제1 산화막(240)을 형성한다. 다음에는, 제1 질화막(250), 평탄화된 제2 산화막(260) 및 제2 질화막(270)을 적층한다. 여기서 제1 산화막(240)을 성장한 후, 제1 질화막(250) 대신에 다결정실리콘층을 증착하고, 제2 산화막(260)을 두껍게 증착하여 평탄화 한 후, 제2 질화막(270)을 증착할 수도 있다.
도 8c를 참조하면, 감광막(미도시)을 도포하고 게이트 영역을 정의하는 게이트 마스크(미도시)를 사용하여 감광막을 노광 및 현상하여 게이트 영역(280)을 노출시키는 마스크 패턴(미도시)을 형성한다. 다음에는, 상기 마스크 패턴을 마스크로 노출된 제2 질화막(270) 및 제2 산화막(260)을 식각한 후 상기 마스크 패턴을 제거한다. 그 다음에, 감광막을 도포하고, 도 5, 도 6 또는 도 7의 리세스 게이트 영역(280)을 정의하는 리세스 게이트 마스크를 사용하여 상기 감광막을 노광 및 현상하여 리세스 게이트 예정 영역의 제1 질화막(250)을 노출시키는 마스크 패턴을 형성한다. 여기서, 리세스 게이트 예정 영역을 정의하는 상기 마스크 패턴은 게이트 영역(280)의 선폭보다 좌우로 각각 D만큼 크고, 활성 영역(200a)의 선폭(Fv)보다 상하로 각각 E만큼 큰 영역을 적어도 노출 시킨다. 즉, 도 5에 도시된 리세스 게이트 영역(280)을 정의하는 노광 마스크를 사용하여 노광하고 현상하는 경우에는 하나의 활성 영역에 대하여 두개의 리세스 게이트 영역을 정의하는 아일랜드형 윈도우를 구비한 마스크 패턴이 형성되고 도 6 또는 도 7에 도시된 리세스 게이트 영역(280)을 정의하는 노광 마스크를 사용하여 노광하고 현상하는 경우에는 하나의 활성 영역에 대하여 하나의 리세스 게이트 영역을 정의하는 아일랜드형 윈도우를 구비한 마스크 패턴이 형성된다. 다음에는, 노출된 제1 질화막(250) 및 제1 산화막(240)을 순차적으로 식각하여 리세스 게이트 영역(280)의 반도체 기판(200) 및 소자 분리 산화막(230)을 노출시킨 후 상기 마스크 패턴을 제거한다. 여기서, 종래기술과는 달리 본 발명에서는 리세스 게이트 마스크를 이용하여 형성한 마스크 패턴이 셀 트랜지스터의 리세스 게이트 영역만을 노출시키므로 리세스 게이트 영역(280)이 아닌 소자 분리 산화막(230) 상부의 제1 질화막(250)(점선으로 표시된 부분)은 식각되지 않고 소자 분리 산화막(230) 상부에 남아 있게 된다. 그 다음에, 리세스 게이트 영역(280)의 소자 분리 산화막(230)을 소정 두께 식각한다. 여기서, 식각되는 소자분리 산화막(230) 양은 도 8d의 반도체 기판(200)의 식각 공정에서 식각되는 반도체 기판(200)의 두께에 따라 다르게 조절할 수 있으며, 일반적으로 식각되는 반도체 기판(200)의 두께보다 작거나 동일하게 조절한다. 도 9에는 소자 분리막(230)을 식각한 후의 II-II'를 따른 단면이 도시되어 있다.
도 8d를 참조하면, 노출된 반도체 기판(200)을 식각하여 셀 트랜지스터의 리세스 게이트 영역을 형성한 후 노출된 반도체 기판(200) 표면에 게이트 절연막(290)을 형성한다. 다음에는, 전체 표면 상부에 제1 하부 게이트 전극(300)을 증착한 후, 그 위에 감광막을 도포하여 평탄화한다. 여기서, 셀 영역의 게이트 영역의 폭이 주변 회로 영역의 게이트 영역의 폭보다 작으므로 설 영역의 게이트 영역은 완전히 매립되지만, 주변 회로 영역의 게이트 영역은 완전히 매립되지 않는다. 그 다음, 제1 하부 게이트 전극(300)이 노출될 때까지 감광막을 식각한 후, 남아있는 감광막(310)을 마스크로 하여 제2 질화막(270) 위에 있는 제1 하부 게이트 전극(300)을 식각하고, 추가로 셀 영역의 소자분리 산화막(230)이 나타날 때까지 제1 하부 게이트 전극(300)을 식각한 후, 남아있는 감광막(310)을 제거한다. 이 때 주변 회로 영역의 게이트 영역에서는 제2 산화막(260) 측벽과 감광막(310) 사이에 있는 제1 하부 게이트 전극(300)이 식각된다. 도 10에는 도 8d(i)의 II-II'를 따른 단면이 도시되어 있다.
여기서, 셀 영역의 소자분리 산화막(230) 위에서 제1 하부 게이트 전극(300)을 완전히 식각하지 않고 일부 남겨 놓을 수도 있다. 본 발명의 다른 실시예로서, 셀 영역의 식각된 부분이 완전히 채워지도록 제1 하부 게이트 전극(300)을 증착한 후, 그 상부에 질화막(미도시), 감광막을 도포한 후 상기 질화막이 노출될 때까지 감광막을 식각한다. 그 다음에, 남아있는 감광막을 마스크로 하여 노출된 질화막을 식각하고 다시 제2 산화막(260)이 노출될 때까지 제1 하부 게이트 전극(300)을 식각한다. 다음에는, 추가로 셀 영역의 소자분리 산화막(230)이 나타날 때까지 제1 하부 게이트 전극(300)을 식각한 후, 남아있는 감광막을 제거하고, 주변 회로 영역의 게이트 영역의 제1 하부 게이트 전극(300) 상부에 남아있는 상기 질화막을 습식각으로 제거할 수도 있다. 본 발명의 또 다른 실시예로서, 셀 부분의 식각된 부분이 완전히 채워지도록 제1 하부 게이트 전극(300)을 증착하는 대신에, 셀 부분 및 주변 회로 영역의 게이트 영역의 식각된 부분이 완전히 채워지도록 제1 하부 게이트 전극(300)을 두껍게 증착하고, 다시 그 위에 질화막을 증착한 후, 상기 질화막이 다 제거되고 제2 산화막(260)이 노출될 때까지 상기 질화막과 제1 하부 게이트 전극(300)을 CMP 공정으로 평탄화한 후, 추가로 셀 영역의 소자분리 산화막(230)이 나타날 때까지 제1 하부 게이트 전극(300)을 식각할 수도 있다.
본 발명에서는 도 7의 리세스 게이트 마스크를 사용하기 때문에 셀 트랜지스터가 형성되는 부분에만 제1 하부 게이트 전극(300)이 오목하게 밑으로 함몰되어 형성되어 있고 이웃한 셀의 전하 저장 접합 부분에서는 오목하게 형성되지 않는다. 따라서 종래 기술과 달리 D보다 큰 M값으로 오정렬이 발생하더라도 전하저장 영역 의 실리콘기판 위에는 제1 질화막(250)과 제1 산화막(240)이 있기 때문에 실리콘기판의 식각시 전하 저장 접합 영역의 반도체 기판(200)은 식각되지 않는다,
도 8e를 참조하면, 제2 하부 게이트 전극(320)을 증착한 후, 제2 하부 게이트 전극(320) 상부에 셀 영역 및 주변 회로 영역의 게이트 영역이 완전히 매립되도록 제3 질화막(330)을 형성한다. 그 다음에, 제2 산화막(260)이 노출될 때까지 제3 질화막(330)과 제2 하부 게이트 전극(320)을 CMP 공정으로 평탄화식각한다. 여기서, 제2 산화막(260) 상부의 제2 하부 게이트 전극(320)이 나타날 때까지 제3 질화막(330)을 건식각한 후, 다시 제2 산화막(260) 위의 제2 하부 게이트 전극(320)을 식각할 수도 있다.
도 8f를 참조하면, 노출된 제3 질화막(330)과 제2 하부 게이트 전극(320)을 마스크로 제2 산화막(260a)을 식각하여 제거하고, 노출된 제1 질화막(250)을 습식각하여 제거한다. 다음에는, 소정의 이온 주입 공정을 수행하여 셀 트랜지스터 및 주변회로의 n/p-MOS 트랜지스터에 각각 LDD 영역(340)을 형성한다. 그 다음에, 제1 산화막(240)을 습식각으로 제거한 후 제3 산화막(350)을 형성한다. 여기서, 제1 산화막(240)을 습식각하여 제거한 후 제3 산화막(350)을 형성하고 소정의 이온 주입 공정을 수행하여 셀 트랜지스터 및 주변회로의 n/p-MOS 트랜지스터에 각각의 LDD 영역(340)을 형성할 수도 있다. 또한, 할로(Halo) 영역(미도시)을 추가로 형성할 수도 있다.
도 8g를 참조하면, 전체 표면 상부에 제4 질화막(360)을 형성한 후 하고, 제4 질화막(360) 상부에 제4 산화막(370)을 형성한다. 다음에는, 주변회로 영역을 노출시키는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 마스크로 주변회로 영역의 제4 산화막(370) 및 제4 질화막(360)을 차례대로 식각하여 게이트 측벽 절연막(380)을 형성한 후, 남아있는 마스크 패턴을 제거한다. 그 다음에, 소정의 이온 주입 공정을 수행하여 주변 회로 영역의 게이트 측벽 절연막(380) 양측의 반도체 기판에 소스/드레인 영역(390)을 형성한다.
도 8h를 참조하면, 감광막(미도시)을 도포한 후 노광 및 현상하여 셀 영역을 노출시키는 마스크 패턴(미도시)을 형성한다. 다음에는, 상기 마스크 패턴을 마스크로 노출된 셀 영역의 제4 산화막(370)을 습식각하여 제거한 후, 남아있는 마스크 패턴을 제거한다. 그 다음에, 전체 표면 상부에 제5 질화막(400)을 얇게 증착한 후 제5 질화막(400) 상부에 제1 층간 절연막(410)을 증착하고 CMP 공정으로 평탄화식각하여 제3 질화막(330)을 노출시킨다. 여기서, 제4 산화막(370)을 습식각하여 제거한 후, 제5 질화막(400)을 증착하지 않고 바로 제1 층간 절연막(410)을 증착할 수도 있다. 다음에는, 감광막(미도시)을 도포한 후 노광 및 현상하여 셀 트랜지스터의 콘택 플러그 예정 영역을 노출시키는 마스크 패턴을 형성한다. 그 다음에, 상기 마스크 패턴을 마스크로 노출된 콘택 플러그 예정 영역의 제1 층간 절연막(310), 제5 질화막(400). 제4 질화막(360), 제3 산화막(350)을 식각하여 콘택 플러그 예정 영역의 반도체 기판(200)을 노출시킨다. 그 다음에, 노출된 반도체 기판(200)에 인 또는 비소 이온을 주입하여 셀 트랜지스터의 소스/드레인 영역(390)을 형성한다. 다음에는, 전체 표면 상부에 상기 콘택 플러그 예정 영역을 매립하는 플러그용 도전층(미도시)을 형성한 후 제3 질화막(330)이 노출될 때까지 평탄화 식각하여 콘택 플러그(420)를 형성한다. 그 다음에, 콘택 플러그(420)를 소정 두께 식각하여 리세스한 후 콘택 플러그(420) 상부에 제5 산화막(430)을 형성한다.
도 8i를 참조하면, 제3 질화막(330)을 습식각으로 제거하여 제2 하부 게이트 전극(320)을 노출시키는 게이트 영역(440)을 형성한 후, 노출된 제3 산화막(350) 및 제5 산화막(430)을 소정 두께 습식각한다.
도 8j를 참조하면, 노출된 제2 하부 게이트 전극(320) 상부에 제3 하부 게이트 전극용 도전층(미도시), 게이트 장벽용 금속층(미도시)을 증착한 후, 상기 게이트 장벽용 금속층(미도시) 상부에 게이트 영역(440)을 매립하는 상부 게이트 전극용 도전층(미도시)을 형성한다. 여기서, 셀 영역의 경우 게이트 영역(440)의 선폭이 작아서 완전히 매립되지만, 주변 회로 영역의 게이트 영역(440)은 선폭이 상대적으로 크기 때문에 단차가 발생한다. 다음에는, 제6 질화막(480)을 얇게 증착한 후, 제6 질화막(480) 상부에 감광막을 도포하여 평탄화한다. 그 다음에, 주변 회로 영역의 제6 질화막(480)이 노출될 때까지 상기 감광막을 건식각한 후, 노출된 제6 질화막(480) 및 상기 상부 게이트 전극용 도전층, 게이트 장벽용 금속층(미도시), 제3 하부 게이트 전극용 도전층(미도시)을 차례로 식각하여 제1 층간 절연막(310)을 노출시킨다. 다음에는, 주변 회로 영역의 게이트 절연막(290) 위에 있는 게이트 전극이 평탄해지도록 노출된 상기 상부 게이트 전극용 도전층, 게이트 장벽용 금속층, 제3 하부 게이트 전극용 도전층 및 제2 하부 게이트 전극용 도전층을 소정 두께 에치백하여 상부 게이트 전극(470), 게이트 장벽층(460), 제3 하부 게이트 전극(450) 및 제2 하부 게이트 전극(320)으로 이루어진 게이트 구조물(600)을 형성한 후 상기 감광막을 제거한다. 여기서, 제2 하부 게이트 전극(320) 상부에 제3 하부 게이트 전극(450)을 형성하지 않고 게이트 장벽층(460)을 형성하거나, 제2 하부 게이트 전극(320) 상부에 제3 하부 게이트 전극(450)을 증착한 후 게이트 장벽층(460)을 증착하지 않고 상부 게이트 전극(470)을 형성할 수도 있다. 또한, 제2 하부 게이트 전극(320) 상부에 제3 하부 게이트 전극(450)과 게이트 장벽층(460)을 형성하지 않고 상부 게이트 전극(470)을 직접 형성할 수도 있다.
도 8k를 참조하면, 제6 질화막(480)을 습식각하여 제거하고, 셀 영역의 제3 산화막(350) 및 제5 산화막(430)을 습식각한다. 그 다음에, 제4 질화막(360) 및 제5 질화막(400)도 일정량 습식각한 후, 셀 영역 및 주변회로 영역의 게이트 영역(440) 상부를 매립하도록 게이트 상부 절연막(490)을 두껍게 증착하고 제1 층간 절연막(410)이 노출될 때까지 바람직하게는 CMP 공정으로 평탄화식각한다.
이후의 공정은 통상적인 셀 트랜지스터의 제조 공정과 같이 제2 층간 절연막 증착, 비트라인 콘택 및 비트라인 형성, 층간 절연막 증착 및 캐패시터 콘택 및 캐패시터 형성, 제3 층간 절연막의 증착, 금속 배선 콘택 및 금속 배선의 형성을 수행하여 DRAM을 완성한다.
도 11a 내지 도 11f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5의 I-I'을 따른 단면을 도시한 것이다.
먼저 도 8a 내지 도 8d에 도시된 공정을 수행하여 도 8d에 도시된 구조물을 형성한다.
도 11a를 참조하면, 노출된 제1 하부 게이트 전극(300) 상부에 제2 하부 게이트 전극용 도전층(미도시) 및 게이트 장벽용 금속층(미도시)을 순차적으로 형성한다. 다음에는, 셀 영역의 게이트 영역을 매립하는 상부 게이트 전극용 도전층(미도시)을 형성한다. 그 다음에, 전체 표면 상부에 제3 질화막(480)과 감광막(미도시)을 형성한 후, 주변회로 영역의 제3 질화막(480)이 노출될 때까지 감광막을 건식각한다. 다음에는, 남아있는 감광막을 마스크로 노출된 제3 질화막(480) 및 상기 상부 게이트 전극용 도전층, 게이트 장벽용 금속층, 제2 하부 게이트 전극용 도전층을 차례로 식각하여 제2 산화막(260a)을 노출시킨다. 그 다음에, 남아있는 감광막과 제2 산화막(260a)을 마스크로 상부 게이트 전극용 도전층, 게이트 장벽용 금속층, 제2 하부 게이트 전극용 도전층을 소정 두께 식각하여 제2 하부 게이트 전극(320), 게이트 장벽층(460), 상부 게이트 전극(470)을 형성한다. 여기서, 상부 게이트 전극용 도전층, 게이트 장벽용 금속층, 제2 하부 게이트 전극용 도전층은 주변 회로 영역의 게이트 절연막 상부의 게이트 전극이 도 11a와 같이 평탄해질 때까지 식각하는 것이 바람직하다. 그 다음에, 남아있는 감광막 및 제3 질화막(480)을 제거한다.
도 11b를 참조하면, 노출된 제2 산화막(260a)의 측벽을 습식각으로 일정량 식각하고, 전체 표면 상부에 셀 영역 및 주변 회로 영역의 게이트 영역을 매립하는 게이트 상부 절연막(490)을 두껍게 형성한 후 제2 산화막(260a)이 노출될 때까지 CMP 공정으로 게이트 상부 절연막(490)을 연마한다.
도 11c를 참조하면, 전체 표면 상부에 제3 산화막(500)을 증착하고, 제3 산화막(500) 상부에 코어 및 주변 회로 영역만을 노출시키는 마스크 패턴(미도시)을 형성한다. 다음에는, 상기 마스크 패턴을 마스크로 노출된 코어 및 주변 회로 영역의 제3 산화막(500)을 식각하여 제거한다. 그 다음에, 노출된 코어 및 주변 회로 영역의 게이트 상부 절연막(490)을 마스크로 제2 산화막(260a) 및 제1 질화막(250a)을 차례로 건식각한 후 남아있는 감광막을 제거한다. 다음에는, 소정의 이온 주입 공정을 수행하여 코어 및 주변회로의 n/p-MOS 트랜지스터의 게이트 양측에 각 각의 LDD 영역(340)을 형성한다. 여기서, 제1 질화막(250a)을 식각하지 않고 LDD 영역(340)을 형성할 수도 있다.
도 11d를 참조하면, 제4 산화막(미도시)을 증착하고 건식각하여 코어 및 주변 회로 영역의 게이트 측벽에 게이트 측벽 절연막(380)을 형성한다. 다음에는, 셀 영역만을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴을 마스크로 노출된 셀 영역의 제3 산화막(500)을 식각한다. 다음에는, 소정의 이온 주입 공정을 수행하여 코어 및 주변회로의 n/p-MOS 트랜지스터의 게이트 양측에 각각 소스/드레인 영역(390)을 형성한다. 다음에는, 제4 질화막(400)과 제1 층간 절연막(430)을 순차적으로 형성하고 게이트 상부 절연막(490)이 노출될 때까지 제1 층간 절연막(430), 제4 질화막(400), 게이트 측벽 절연막(380)을 CMP 공정으로 연마한다.
도 11e를 참조하면, 콘택 플러그 영역을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴을 마스크로 셀 영역의 제2 산화막(260a) 및 제1 질화막(250a)을 차례로 건식각하여 콘택홀을 형성한다. 다음에는, 상기 콘택홀 하부의 반도체 기판(200)에 인 또는 비소 이온을 주입하고 열처리하여 셀 트랜지스터의 LDD 영역(340)을 형성한다. 여기서, 제1 질화막(250a)을 식각하지 않고 셀 트랜지스터의 LDD 영역(340)을 형성할 수도 있다.
도 11f를 참조하면, 상기 콘택홀 저부의 제1 산화막(240a)을 식각하여 반도체 기판(200)을 노출시킨 후 상기 노출된 반도체 기판(200)에 인 또는 비소 이온을 주입하고 열처리하여 셀 트랜지스터의 소스/드레인 영역(390)을 형성한다. 다음에 는, 전체 표면 상부에 상기 콘택 플러그 예정 영역을 매립하는 플러그용 도전층(미도시)을 형성한 후 제3 질화막(330)이 노출될 때까지 CMP 공정으로 평탄화 식각하여 콘택 플러그(420)를 형성한다.
이후의 공정은 통상적인 셀 트랜지스터의 제조 공정과 같이 제2 층간 절연막 증착, 비트라인 콘택 및 비트라인 형성, 층간 절연막 증착 및 캐패시터 콘택 및 캐패시터 형성, 제3 층간 절연막의 증착, 금속 배선 콘택 및 금속 배선의 형성을 수행하여 DRAM을 완성한다.
본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 영역의 식각 공정에서 채널 영역과 이에 인접한 소자 분리막을 부분적으로 노출시키는 마스크를 사용하여 소자 분리막을 먼저 식각한 후 반도체 기판을 식각함으로써 리세스 게이트 영역에 실리콘 뿔이 형성되는 것을 방지하고 식각 공정의 마진을 높이는 효과가 있다.
구체적으로는, 리세스 게이트 마스크를 종래의 라인형에서 셀 트랜지스터가 형성되는 부분만 노출하도록 아일랜드형으로 설계하였으며, 게이트 영역을 정의하는 게이트 마스크 패턴을 종래 기술과 반대로 게이트 전극이 형성되는 부분이 노출되도록 설계함으로써, 리세스 게이트 마스크와 소자 분리 마스크 사이에 과도한 정렬 오차가 발생한 경우라도 반도체 기판이 비정상적으로 식각되는 것을 방지할 수 있다. 따라서, 반도체 기판의 비정상적인 식각에 의해 발생하는 접합 누설 전류를 억제하고 반도체 소자의 리프레시 특성을 향상시키는 것이 가능하다.
또한 본 발명은 LDD 및 S/D 영역을 먼저 형성하고 후속으로 셀 및 주변 회로 영역의 트랜지스터의 게이트 장벽층 및 게이트 상부 전극을 형성하기 때문에 게이트 장벽층 및 상부 전극 형성 이후의 고온 열처리 과정을 생략할 수 있어서 종래 기술의 문제점인 게이트 전극의 형성 후 고온의 열처리 과정에서 상부 게이트 전극, 게이트 장벽층 및 하부 게이트 전극 사이의 계면 특성이 달라 발생하는 반도체 소자의 전기적 오동작을 일으키는 문제점을 개선할 수 있다.

Claims (10)

  1. (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계;
    (c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계;
    (d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계;
    (e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역의 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계;
    (f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계;
    (g) 상기 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;
    (h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;
    (i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이 트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계;
    (j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극을 형성하고 상기 게이트 영역을 매립하는 제3 질화막을 형성하는 단계;
    (k) 상기 제2 산화막, 제2 질화막 및 제1 산화막을 제거한 후 전체 표면 상부에 제3 산화막을 형성하는 단계;
    (l) 상기 제1 하부 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계;
    (m) 전체 표면 상부에 제4 질화막 및 제4 산화막을 형성한 후 주변 회로 영역의 제4 질화막 및 제4 산화막만을 식각하여 주변 회로 영역의 제2 하부 게이트 전극의 측벽에 스페이서를 형성하고 상기 스페이서 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계;
    (n) 셀 영역의 제4 산화막을 제거한 후 전체 표면 상부에 제5 질화막 및 제1 층간 절연막을 형성하고 제3 질화막이 노출될 때까지 평탄화식각하는 단계;
    (o) 셀 영역의 게이트 전극 양측의 소스/드레인 예정 영역 상부의 제1 층간 절연막, 제5 질화막, 제 4 질화막 및 제3 산화막을 식각하여 반도체 기판을 노출시키고 상기 소스/드레인 예정 영역에 소스/드레인 영역을 형성하는 단계;
    (p) 상기 셀 영역의 소스/드레인 영역 상부에 콘택 플러그 및 제5 산화막의 적층 구조를 형성하는 단계;
    (q) 상기 제3 질화막을 제거하고 상기 제3 산화막 및 제5 산화막을 소정 두께 식각하는 단계;
    (r) 상기 제2 하부 게이트 전극의 표면에 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계;
    (s) 상기 게이트 구조물을 소정 두께 식각하는 단계;
    (t) 상기 노출된 제3 산화막, 제4 질화막, 제5 질화막 및 제5 산화막을 식각하여 제거하는 단계; 및
    (u) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 콘택 플러그가 노출될 때까지 평탄화 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 윈도우는 상기 아일랜드형 리세스 게이트 예정 영역 및 상기 아일랜드형 리세스 게이트 예정 영역 사이의 활성 영역 및 소자 분리막을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 윈도우는 상기 게이트 예정 영역보다 좌우로 각각 D만큼 크며, 상기 활성 영역의 선폭보다 상하로 E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, -(1/3)Fx≤D≤0.5Fx, 0≤E≤0.5Fy, Fx는 게이트 구조물의 선폭, Fy는 활성 영역의 선폭).
  6. (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계;
    (c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계;
    (d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계;
    (e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역의 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시 키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계;
    (f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계;
    (g) 상기 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;
    (h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;
    (i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계;
    (j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극, 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계;
    (k) 상기 제2 산화막의 노출된 측벽을 소정 두께 식각하는 단계;
    (l) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 제2 산화막이 노출될 때까지 평탄화식각하는 단계;
    (m) 상기 셀 영역의 전면에 제3 산화막을 형성하는 단계;
    (n) 상기 게이트 구조물의 측벽에만 제2 산화막이 남도록 상기 게이트 상부 절연막을 마스크로 주변회로 영역의 제2 산화막을 식각하는 단계;
    (o) 상기 주변 회로 영역의 게이트 구조물 양측의 반도체 기판에 LDD 영역을 형성하는 단계;
    (p) 상기 주변 회로 영역의 게이트 구조물 측벽에 게이트 측벽 절연막을 형성하는 단계;
    (q) 상기 주변 회로 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계;
    (r) 전체 표면 상부에 제4 질화막 및 제1 층간 절연막을 형성한 후 상기 게이트 상부 절연막이 노출될 때까지 평탄화 식각하는 단계;
    (s) 상기 셀 영역의 제2 산화막 및 제1 질화막을 식각하여 콘택홀을 형성하는 단계;
    (t) 상기 콘택홀 저부의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;
    (u) 상기 콘택홀 저부의 제1 산화막을 식각하여 반도체 기판을 노출시킨 후 노출된 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계; 및
    (v) 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 윈도우는 상기 아일랜드형 리세스 게이트 예정 영역 및 상기 아일랜드형 리세스 게이트 예정 영역 사이의 활성 영역 및 소자 분리막을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 윈도우는 상기 게이트 예정 영역보다 좌우로 각각 D만큼 크며, 상기 활성 영역의 선폭보다 상하로 E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, -(1/3)Fx≤D≤0.5Fx, 0≤E≤0.5Fy, Fx는 게이트 구조물의 선폭, Fy는 활성 영역의 선폭).
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