KR100973264B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법은, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역에서의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 소자분리막 및 제1홈의 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 식각마스크로 이용하여 반도체 기판을 식각해서 상기 제1홈의 아래에 제2홈을 형성하는 단계; 상기 절연막 스페이서를 제거하는 단계; 상기 제1 및 제2홈의 표면을 포함하여 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 제1 및 제2홈이 매립되도록 게이트절연막 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래 새들 돌기형 트랜지스터의 형성 방법을 간략하게 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 소자분리막
206 : 게이트절연막 208 : 게이트도전막
210 : 하드마스크막 212 : 게이트
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 소자의 채널 폭 및 길이를 모두 확장하여 누설전류가 작고 동작 전류를 크게 할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(length)와 폭(width)이 감소하고, 이에 따라, 채널의 길이가 짧아져 누설전류가 커지고 채널의 폭도 좁아져 원하는 캐리어 이동량을 가지지 못하고 있다.
한편, 기존의 플래너 채널 구조에서의 경우 캐리어(Carrier)의 이동량을 증가시키기 위하여 채널의 이동도 (Mobility)를 향상하는 방법을 사용할 수 밖에 없는 바, 현재 채널의 이동도를 향상시키는 방법으로는 스트레인드 실리콘 혹은 실리콘게르마늄을 사용하는 방법과, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 새들 돌기형 구조의 트랜지스터(Saddle Fin Transistor)를 만들어 채널에서의 캐리어의 이동량을 증가시키는 방법이 사용되고 있다.
이러한, 3차원 구조의 채널을 갖는 새들 돌기형 트랜지스터는 필드영역을 식각해 활성영역을 돌출시키고, 돌출된 활성영역을 감싸도록 게이트 라인을 형성시킨 구조로서 활성영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(Current drive) 특성이 향상된다. 여기서, 상기 돌출로 활성영역의 양측면 및 상부면이 노출되는데, 이때, 돌출된 활성영역이 라운딩(Rounding)의 프로파일을 갖게 되고, 이를 새들(Saddle)이라고 하여, 새들 돌기형 트랜지스터라 일컷는다.
도 1a 내지 도 1c는 종래 새들 돌기형 트랜지스터의 형성 방법을 간략하게 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(102)을 구비한 반도체 기판(100)을 마련한 후, 상기 반도체 기판(100) 상에 게이트 형성 영역을 노출시키는 감광막 패턴(114)을 형성한다. 그런 다음, 상기 감광막 패턴(114)을 이용해서 노출된 반도체 기판(100) 부분을 식각하여 제1홈(T)을 형성한다.
도 1b를 참조하면, 상기 감광막 패턴(114)을 식각마스크로 상기 소자분리막(102)에 식각 공정을 수행하여 상기 소자분리막(102)에 일부 두께의 제2홈(T')을 형성한다. 이때, 도시되지는 않았지만, 후속 공정에서 형성되는 게이트의 폭방향으로 상기 반도체 기판(100)의 활성영역 부분은 돌출되며, 상기 돌출된 활성영역은 라운딩(rounding)의 프로파일을 갖는다.
도 1c를 참조하면, 상기 감광막 패턴을 제거한 후, 상기 제1 및 제2홈(T, T')을 포함한 상기 반도체 기판(100) 전면 상에 게이트절연막(미도시), 폴리실리콘막과 전극계막으로 이루어진 게이트도전막(108) 및 하드마스크막(110)을 차례로 증착하고, 이들을 식각하여, 상기 제1 및 제2홈(T, T') 상에 게이트(112)를 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 진행하여 새들 돌기형 트랜지스터를 제조한다.
그러나, 전술한 바와 같은 종래의 새들 돌기형 트랜지스터의 형성 방법은 다음과 같은 문제점이 있다.
상기 돌기형 트랜지스터의 형성 방법은 소자분리막을 일부 두께로 제거하는 과정이 필수적이며. 소자분리막은 매립특성을 향상시키기 위하여 다공질의 분리막을 사용된다. 그러나, 반도체 소자의 크기가 작아지면서 매립되는 소자분리막은 각 부분간에 균일하지 못한 성질을 가지게 되며, 이에 따라, 상기 소자분리막을 제거하는 과정에서 상기 식각 특성이 취약한 소자분리막이 노출됨으로써 불균질한 식각 속도에 따른 문제가 발생한다.
게다가 반도체 소자의 채널 길이를 확장하는 방법으로 돌기형 게이트에 리세스 게이트를 적용하면 더욱 소자분리막 형성 공정 및 돌기형 게이트 식각 공정이 어려워진다.
본 발명은 반도체 소자의 채널 폭 및 길이를 모두 확장하여 누설전류가 작고 동작 전류를 크게 할 수 있는 반도체 소자의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조 방법은, 활성영역을 한정하는 소자분리막이 형성된 반도체 기판의 상기 활성영역에서의 게이트 형성 영역을 식각하여 제1홈을 형성하는 단계; 상기 소자분리막 및 제1홈의 측벽에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 식각마스크로 이용하여 반도체 기판을 식각해서 상기 제1홈의 아래에 제2홈을 형성하는 단계; 상기 절연막 스페이서를 제거하는 단계; 상기 제1 및 제2홈의 표면을 포함하여 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 제1 및 제2홈이 매립되도록 게이트절연막 상에 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 제2홈의 형성시, 제1홈을 형성하기 위한 식각시 식각되지 않은 활성영역 부분도 함께 식각되는 것을 특징으로 한다.
상기 제1홈은 20 ∼ 200㎚의 깊이로 형성되는 것을 특징으로 한다.
상기 절연막 스페이서는 산화막 또는 질화막이고, 2 ∼ 50㎚의 두께로 형성되는 것을 특징으로 한다.
상기 절연막 스페이서는 원자층 증착 공정(ALD), O3―TEOS 형성 공정 또는 저압 화학적기상증착 공정(CVD) 중 어느 하나의 공정을 단독으로 사용하거나 또는 상기 공정들을 혼용하여 형성하는 것을 특징으로 한다.
상기 제2홈은 상기 제1홈(H)의 바닥으로부터 10 ∼ 500㎚의 깊이로 형성되는 것을 특징으로 한다.
상기 절연막 스페이서를 제거하는 단계 후, 그리고, 상기 반도체 기판 상에 게이트절연막을 형성하는 단계 전, 활성 영역에 문턱전압 조절용 이온주입 공정을 진행하는 것을 특징으로 한다.
상기 소자분리막은 고밀도 플라즈마 절연막(HDP) 형성 공정, SOG(Spin-on Glass) 공정, 원자층 증착 공정(ALD), O3-TEOS 형성 공정 또는 과산화수소-실란을 사용한 화학적기상증착(CVD) 공정 중 어느 하나의 공정을 단독으로 사용하거나 또는 혼용하여 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
본 발명은 반도체 소자의 채널 폭을 증가시켜 누설전류를 작게 하고 동작 전류를 크게 하기 위한 것으로서, 반도체 소자에서 리세스 게이트를 구성하는 홈의 형성시 활성영역 내에 제1홈을 형성하고, 소자분리막과 제1홈의 측벽에 절연막 스페이서를 형성한 후, 제1홈을 더 깊이 식각하여 채널의 길이 방향뿐만 아니라 채널의 폭 방향으로 소자분리막 간에 제2홈을 형성한다.
따라서, 채널의 길이를 길게 하고, 종래 채널의 길이는 증가하였으나 채널의 폭은 증가하지 않았던 평면 모양인 채널의 폭을 "U"자의 홈의 모양으로 형성하여 채널의 유효 폭을 증가시킴으로써 캐이어의 이동량을 대폭 증가시킬 수 있다.
그리고, 종래 채널의 누설전류를 작게 하고 동작 전류를 크기 하기 위하여 사용하였던 새들 돌기형 트랜지스터 반도체 소자에서의 소자분리막에 대한 과도한 식각 공정을 대신하여 간단한 식각 공정으로 활성영역 하부의 리세스 게이트 간에 "U"자의 홈을 형성함으로써 공정의 복잡성을 개선할 수 있다.
자세하게, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 2a를 참조하면, 활성영역을 한정하는 소자분리막(202)이 형성된 반도체 기판(200) 상에 산화막과 폴리실리콘막으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 리세스 게이트가 형성될 영역에 20 ∼ 200㎚의 깊이를 가지는 제1홈(H)을 형성하고, 상기 마스크패턴(미도시)을 제거한다.
여기서, 상기 소자분리막은 고밀도 플라즈마 절연막(HDP) 형성 공정, SOG(Spin-on Glass) 공정, 원자층 증착 공정(ALD), O3-TEOS 형성 공정 또는 과산화수소-실란을 사용한 화학적기상증착(CVD) 공정 중 어느 하나의 공정을 단독으로 사용하거나 또는 혼용하여 형성한다. 아울러, 새들 돌기형 트랜지스터 반도체 소자에서와는 달리 소자분리막의 조건이 까다롭지 않아 소자분리막을 단일막으로 형성할 필요가 없이 다공성 절연막 또는 플루오르화 산화막 등을 하부에 사용하고 상부에는 치밀한 구조를 가지는 절연막을 사용하는 것과 같은 다양한 물질로 조합하여 소자분리막을 형성하는 것이 가능하다.
도 2b를 참조하면, 상기 리세스 게이트를 형성될 영역에 제1홈(H)이 형성된 반도체 기판(200) 상에 절연막 스페이서(204)를 2 ∼ 50㎚의 두께로 형성한다. 여기서, 상기 절연막 스페이서(204)는 산화막 또는 질화막으로 원자층 증착법(Automic layer deposition) 또는 O3―TEOS(Tetraethylorthosilicate) 형성 공정법 또는 저압 화학증착법을 사용하거나 상기 공정들을 함께 사용하여 형성한다.
도 2c를 참조하면, 상기 절연막 스페이서(204)가 형성된 반도체 기판(200)에 스페이서 식각 공정을 진행하여, 상기 제1홈(H)의 측벽에 형성된 절연막 스페이서(204)를 제외하고, 소자분리막(202) 및 활성영역의 상부가 외부로 노출되도록 절연막 스페이서(204)를 제거한다.
도 2d를 참조하면, 상기 제1홈(H)의 측벽에 절연막 스페이서(204)가 형성되어 있는 반도체 기판(200)에 식각 공정을 진행하여 상기 리세스 게이트가 형성될 영역의 제1홈(H)의 깊이로부터 10 ∼ 500㎚의 깊이를 가지는 "U"자형의 제2홈(H')을 형성한다. 이때, 상기 제2홈(H')의 형성시 노출된 반도체 기판의 활성영역 부분의 표면이 함께 식각되어 소자분리막(202)보다 낮은 높이를 갖게된다.
그런 다음, 상기 활성 영역에 이온주입 공정을 진행하여 균일한 문턱전압을 가지는 채널을 형성한다.
도 2e를 참조하면, 상기 절연막 스페이서(204)를 제거한 후, 반도체 기판(200) 상에 게이트절연막(206)을 형성한다. 이어서, 상기 제1홈(H) 및 제2홈(H')이 매립되도록 게이트도전막(208) 및 하드마스크막(210)을 순차적으로 형성한 후, 식각 공정을 진행하여 상기 제1홈(H) 및 제2홈(H') 상에 게이트(212)를 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트형 트랜지스터를 제조한다.
따라서, 본 발명의 실시예에 따른 반도체 소자는 간단한 2번의 식각공정으로 게이트 채널의 길이를 길게하고, 종래 채널의 길이는 증가하였으나 채널의 폭은 증가하지 않았던 평면 모양의 채널의 폭을 U자 모양으로 형성하여 채널의 유효 폭을 증가시켜 캐이어의 이동량을 대폭 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 2번의 간단한 식각공정으로 게이트 채널의 길이를 길게하고 채널의 폭이 평면 모양에서 U자 모양으로 형성하여 채널의 유효 폭을 증가시킴으로써 누설 전류 특성을 개선하고 캐이어의 이동량을 증가시켜 반도체 소자의 성능을 개선할 수 있다.
그리고, 종래 채널의 누설전류를 작게 하고 동작 전류를 크기 하기 위하여 사용하였던 새들 돌기형 트랜지스터 반도체 소자에서의 소자분리막에 대한 과도한 식각 공정을 대신하여 간단한 식각 공정으로 활성영역 하부의 리세스 게이트 간에 "U"자의 홈을 형성함으로써 공정의 복잡성을 개선할 수 있다.
또한, 새들 돌기형 트랜지스터 반도체 소자에서와는 달리 소자분리막의 조건이 까다롭지 않아 소자분리막을 단일막으로 형성할 필요가 없이 다공성 절연막 또는 플루오르화 산화막 등을 하부에 사용하고 상부에는 치밀한 구조를 가지는 절연막을 사용하는 것과 같은 다양한 물질로 조합하여 소자분리막을 형성하는 것이 가능하다.
Claims (8)
- 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역에 일방향으로 마주하는 양측벽이 상기 소자분리막과 접하는 제1홈을 형성하는 단계;상기 제1홈의 측벽에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 식각마스크로 이용하여 상기 활성영역을 식각해서 상기 제1홈의 아래에 상기 절연막 스페이서로 인하여 상기 제1홈보다 축소된 폭을 갖는 제2홈을 형성하는 단계;상기 절연막 스페이서를 제거하는 단계;상기 제1홈 및 제2홈의 표면을 포함한 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 제1홈 및 제2홈이 매립되도록 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 하드마스크막을 형성하는 단계;상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 패터닝하여 상기 제1홈 및 제2홈 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2홈의 형성시, 제1홈을 형성하기 위한 식각시 식각되지 않은 활성영역 부분도 함께 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1홈은 20 ∼ 200㎚의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막 또는 질화막이고, 2 ∼ 50㎚의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 원자층 증착 공정(ALD), O3―TEOS 형성 공정 또는 저압 화학적기상증착 공정(CVD) 중 어느 하나의 공정을 단독으로 사용하거나 또는 상기 공정들을 혼용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2홈은 상기 제1홈(H)의 바닥으로부터 10 ∼ 500㎚의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서를 제거하는 단계 후, 그리고, 상기 반도체 기판 상에 게이트절연막을 형성하는 단계 전, 활성 영역에 문턱전압 조절용 이온주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자분리막은 고밀도 플라즈마 절연막(HDP) 형성 공정, SOG(Spin-on Glass) 공정, 원자층 증착 공정(ALD), O3-TEOS 형성 공정 또는 과산화수소-실란을 사용한 화학적기상증착(CVD) 공정 중 어느 하나의 공정을 단독으로 사용하거나 또는 혼용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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