KR101697594B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자를 제공한다. 반도체 소자는, 기판 상에 형성되고 산화물을 포함하는 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 게이트 전극 상에 형성된 마스크, 게이트 전극 및 마스크 측벽에 형성되고 산화물을 포함하는 제1 캡핑 패턴, 그리고, 상기 제1 캡핑 패턴 상에 형성되고 질화물을 포함하는 제2 캡핑 패턴을 포함할 수 있다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and Method of fabricating the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로, 더욱 상세하게는 실리콘 및 금속으로 이루어진 게이트 전극을 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자를 제조하기 위해서는 마스크를 이용하는 패턴 형성이 필수적이 다. 마스크를 이용하는 식각 공정으로 실리콘을 포함하는 도전막을 식각하여 도전 패턴을 형성하는 경우, 마스크 상부에 식각 부산물이 발생하게 된다. 이러한 식각 부산물에 의해 도전 패턴 사이를 매립하는 층간 절연막 내에 보이드(void) 또는 심(seam)이 생성될 수 있다. 층간 절연막 내 보이드 또는 심은 이후 완성되는 반도체 소자의 전기적 특성을 저하시키는 원인이 될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 마스크 상부에 잔류하는 식각 부산물을 제거하여 전기적 특성이 우수한 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않을 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 반도체 소자는, 기판 상에 형성되고, 산화물을 포함하는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 마스크, 상기 게이트 전극 및 마스크 측벽에 형성되고, 산화물을 포함하는 제1 캡핑 패턴, 그리고, 상기 제1 캡핑 패턴 상에 형성되고, 질화물을 포함하는 제2 캡핑 패턴을 포함한다.
일 실시예에 따르면, 상기 제2 캡핑 패턴 상에 형성되고, 질화물을 포함하는 스페이서를 더 포함할 수 있다.
다른 실시예에 따르면, 상기 제2 캡핑 패턴은 상기 제1 캡핑 패턴보다 두꺼운 두께를 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 기판 상에 산화물을 포함하는 게이트 절연막 및 도전막을 형성하고, 상기 도전막 상에 마스크를 형성하고, 그리고, 상기 마스크를 이용하는 식각 공정으로 상기 도전막을 패터닝하여 게이트 전극을 형성하는 것을 포함한다. 이때, 상기 식각 공정을 수행하는 동안 상기 마스크 상부에 식각 부산물이 생성되며, 상기 식각 부산물은 식각액에 대하여 상기 게이트 절연막에 포함된 산화물보다 빠른 식각 속도를 갖는 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 식각 부산물을 상기 식각액을 이용하여 제거하는 것을 더 포함할 수 있다. 상기 식각 부산물이 제거되는 동안 상기 게이트 절연막을 식각되지 않을 수 있다.
다른 실시예에 따르면, 상기 식각 부산물을 제거하는 공정은, 불산(HF), 불화 암모늄(NH4F) 또는 이들의 혼합물을 포함하는 식각액을 이용할 수 있다.
또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 게이트 전극 및 마스크 측벽에 제1 캡핑 패턴을 형성하고, 상기 제1 캡핑 패턴 상에 제2 캡핑 패턴을 형성하고, 그리고, 상기 제2 캡핑 패턴 상에 스페이서를 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 게이트 전극 및 마스크 측벽에 제1 캡핑 패턴을 형성하기 전에, 상기 식각 부산물을 제거하는 것을 더 포함할 수 있다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 반도체 소자는, 기판 상에 형성되고, 산화물을 포함하는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 상기 게이트 전극 상에 형성된 마스크, 그리고, 상기 마스크 상부에 생성된 식각 부산물을 포함한다. 이때, 상기 식각 부산물은 식각액에 대하여 상기 게이트 절연막에 포함된 산화물보다 빠른 식각 속도를 갖는 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 식각액은 불산(HF), 불화 암모늄(NH4F) 또는 이들의 혼합물을 포함하며, 상기 식각 부산물이 상기 식각액에 의해 제거되는 동안 상기 게이트 절연막을 제거되지 않을 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 따르면, 마스크 상부에 잔류하는 식각 부산물을 제거함으로써, 후속되는 층간 절연막 내 보이드 및 심의 생성을 억제할 수 있다. 또한, 식각 부산물이 제거되는 동안 게이트 절연막이 실질적으로 식각되지 않아 완성되는 디램(DRAM)의 리플레쉬(refresh) 동작 특성 저하를 방지할 수 있다. 더불어 제1 및 제2 캡핑 패턴들이 게이트 전극을 더욱 절연시켜, 항복 전압(breakdown voltage)을 증가시킬 수 있다.
도 1a 내지 도 1o는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2a는 에싱 공정 및 어닐링 공정에 따른 금속막 특성 변화를 나타내는 도면이다.
도 2b는 본 발명의 실시예에 따른 반도체 소자의 산화막 두께에 따른 리플레쉬 동작 실패 비트 수를 나타내는 그래프이다.
도 2c는 게이트 전극 및 콘택 사이의 항복 전압을 나타내는 그래프이다.
도 2d는 산화물을 포함하는 캡핑 패턴의 유무에 따른 리텐션 시간 변화를 나타내는 그래프이다.
도 2e는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 내 보이드 및 심의 발생 빈도를 나타내는 기판 아웃 라인도이다.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 3b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성 요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1o는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 기판(100)에 액티브 영역(active area, 102)을 한정하는 필드 영역(field area, 104)을 형성할 수 있다. 예컨대, 액티브 영역(102)은 제1 방향으로 연장하는 라인 구조를 가질 수 있다.
기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판 등의 반도체 기판이나 SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판, SGOI(silicon-germanium-on-insulator) 등을 포함할 수 있다.
기판(100)은 제1 도전형의 제1 불순물이 도핑된 기판(100)을 사용할 수 있다. 본 발명의 실시예들에 따르면, 기판(100)은 P형 불순물이 도핑된 기판(100)을 사용할 수 있다. P형 불순물의 예로는 붕소(B), 갈륨(Ga), 인듐(In) 등을 들 수 있다.
필드 영역(104)은 셸로우 트렌치 절연(Shallow Trench Isolation) 공정을 이용하여 형성할 수 있다. 또한, 필드 영역(104)은 산화물, 질화물 또는 산질화물을 포함할 수 있으며, 각각은 예컨대, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 1b를 참조하면, 기판(100) 상에 게이트 절연막(gate dielectric layer, 106), 제1 도전막(108) 및 제2 도전막(110)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 절연막(106)은 실리콘 산화물(silicon oxide)을 포함할 수 있다. 이 경우, 게이트 절연막(106)은 화학 기상 증착 공정, 원자층 적층 공정 또는 열 산화 공정에 의해 형성될 수 있다.
다른 실시예에 따르면, 게이트 절연막(106)은 금속 산화물(metal oxide)을 포함할 수 있다. 금속 산화물의 예로는, 탄탈 산화물, 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니오븀 산화물, 세슘 산화물, 이트륨 산화물, 인듐 산화물 또는 이리듐 산화물 등을 포함할 수 있다. 게이트 절연막(106)은 라미네이트 구조(laminate structure)를 가질 수 있다. 이 경우, 게이트 절연막(106)은 화학 기상 증착 공정, 원자층 증착 공정 또는 금속유기 화학 기상 증착 공정 등에 의해 형성될 수 있다.
게이트 절연막(106) 상에 제1 도전막(108)을 형성할 수 있다.
제1 도전막(108)은 실리콘을 포함할 수 있다. 예컨대, 제1 도전막(108)은 제2 도전형의 제2 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제2 불순물은 N형 불순물일 수 있다. N형 불순물로는 인(P), 비소(As) 등을 들 수 있다.
제1 도전막(108) 상에 제2 도전막(110)을 형성할 수 있다.
제2 도전막(110)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 제2 도전막(110)은 텅스텐, 탄탈, 티타늄, 알루미늄, 구리, 티타늄 나이트라이드, 코발트 나이트라이드 등을 포함할 수 있다. 제2 도전막(110)은 상기 물질을 단독 또는 혼합하여 사용할 수 있다. 또한, 제2 도전막(110)은 물리 기상 증착 공정 또는 스퍼터링(sputtering) 공정을 이용하여 형성할 수 있다.
물리 기상 증착 공정 또는 스퍼터링 공정을 이용하여 형성함으로써, 더욱 단단한 구조의 제2 도전막(110)을 형성할 수 있다. 따라서, 후속 공정을 진행하는 동안 금속막에 생성되는 결정(whisker) 성장과 같은 불량을 미연에 방지할 수 있다. 이에 대한 설명은 실험예 1에서 더욱 상세하게 설명하기로 한다.
도 1c를 참조하면, 게이트 절연막(106) 상에 게이트 전극(gate electrode, 118) 및 마스크(mask, 112)를 형성한다.
더욱 상세하게 설명하면, 제2 도전막(110, 도 1b 참조) 상에 마스크(112)를 형성할 수 있다. 마스크(112)는 질화물을 포함할 수 있으며, 예컨대 실리콘 질화물을 포함할 수 있다. 마스크(112)를 이용하는 식각 공정으로 제1 및 제2 도전막들(108, 110)을 패터닝할 수 있다. 제1 및 제2 도전막들(108, 110 , 도 1b 참조)은 이방성 식각 공정 사용하여 패터닝할 수 있다. 이방성 식각으로는 플라즈마 식각 공정을 들 수 있다.
이방성 식각 공정의 결과, 게이트 절연막(106) 상에 제1 도전 패턴(114) 및 제2 도전 패턴(116)을 포함하는 게이트 전극(118)이 형성될 수 있다. 게이트 전극(118)은 제1 방향과 실질적으로 상이한 제2 방향으로 연장할 수 있다. 제1 방향과 제2 방향은 수직일 수 있다. 또한, 게이트 전극(118)은 다수 개일 수 있으며, 게이트 전극(118)들 사이에는 개구(120)가 형성될 수 있다.
플라즈마 식각 공정을 수행하는 동안, 마스크(112)의 상부에 식각 부산물(122)이 생성될 수 있다. 특히, 식각 부산물(122)은 제1 도전막(108)을 식각하는 동안 발생된 것으로 실리콘 산화물을 포함할 수 있다. 따라서, 마스크(112) 상부가 돌출된 프로파일(profile)을 가질 수 있다. 이러한 돌출된 프로파일의 마스크(112)는 후속 공정에서, 개구(120)를 매립하는 층간 절연막 내 보이드(void) 또는 심(seam)을 생성시킬 수 있다.
도 1d를 참조하면, 마스크(112) 상부에 잔류하는 식각 부산물(122)을 제거할 수 있다.
마스크(112) 상부의 식각 부산물(122)은 등방성 식각에 의해 제거될 수 있다.
본 발명의 실시예들에 따르면, 식각 부산물(122)이 산화물을 포함하고, 게이트 절연막(106)이 산화물을 포함하는 경우, 등방성 식각은 식각 부산물(122)의 식각 속도가 게이트 절연막(106)의 식각 속도보다 약 5배 정도 빠른 식각액을 사용할 수 있다. 식각액은 희석된 불산(HF), 희석된 불화 암모늄(NH4F) 또는 이들의 혼합물을 포함할 수 있다.
식각 부산물(122)이 제거되는 동안 게이트 절연막(106)은 실질적으로 식각되지 않을 수 있다. 게이트 절연막(106)이 실질적으로 식각되지 않음으로써, 이후 완성되는 트랜지스터를 포함하는 디램(DRAM)의 리플레쉬(refresh) 동작 특성을 개선시킬 수 있다. 이에 대한 설명은 실험예 2에서 더욱 상세하게 설명하기로 한다.
더불어, 마스크(112) 상부의 식각 부산물(122)을 제거함으로써, 마스크(112) 상부의 돌출된 프로파일을 제거할 수 있다. 따라서, 개구(120)를 매립하는 절연막 내 보이드 또는 심의 생성을 억제할 수 있다. 이에 대한 설명은 실험예 5에서 더욱 상세하게 설명하기로 한다.
도 1e를 참조하면, 마스크(112) 및 게이트 전극(118)이 형성된 기판(100) 상에 컨포멀하게(conformally) 제1 캡핑막(capping layer, 124)을 형성할 수 있다.
제1 캡핑막(124)은 마스크(112), 게이트 절연막(106) 및 게이트 전극(118)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 이때, 제1 캡핑막(124)은 개구(120)를 매립하지 않도록 형성될 수 있다.
제1 캡핑막(124)은 산화물을 포함할 수 있으며, 예컨대, 실리콘 산화물을 포함할 수 있다. 제1 캡핑막(124)은 원자층 적층 공정에 의해 형성될 수 있다. 제1 캡핑막(124)이 원자층 적층 공정에 의해 형성됨으로써, 열 산화 또는 화학 기상 증착 공정 등으로 형성된 산화막보다 순수한(clear) 산화물을 포함할 수 있다.
도 1f를 참조하면, 제1 캡핑막(124)이 형성된 기판(100)으로 선택적 산화 공정을 수행할 수 있다.
선택적 산화 공정은 실리콘을 포함하는 제1 도전 패턴(114)에 선택적으로 수행될 수 있다. 더욱 상세하게 설명하면, 제1 및 제2 도전막들(108, 110, 도 1b 참조)을 이방성 식각을 통해 식각하는 동안 실리콘을 포함하는 제1 도전 패턴(114)이 플라즈마 손상될 수 있다. 이러한 플라즈마 손상을 큐어링하기 위하여 선택적 산화 공정을 수행할 수 있다.
한편, 산화 공정이 제1 도전 패턴(114)에 선택적으로 수행됨으로써 제2 도전 패턴(116) 또는 마스크(112)보다 제1 도전 패턴(114)의 폭이 실질적으로 넓을 수 있다.
본 발명의 다른 실시예에 따르면, 선택적 산화 공정은 생략될 수 있다.
도 1g를 참조하면, 제1 캡핑막(124) 상에 컨포멀하게 제2 캡핑막(126)을 형성할 수 있다.
제2 캡핑막(126)은 제1 캡핑막(124)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 이때, 제2 캡핑막(126)은 개구(120)를 매립하지 않도록 형성될 수 있다.
제2 캡핑막(126)은 질화물을 포함할 수 있으며, 예컨대, 실리콘 질화물을 포함할 수 있다. 제2 캡핑막(126)은 원자층 적층 공정에 의해 형성될 수 있다. 제2 캡핑막(126)이 원자층 적층 공정에 의해 형성됨으로써, 화학 기상 증착 공정으로 형성된 질화막보다 순수한 질화물을 포함할 수 있다.
제1 및 제2 캡핑막들(124, 126)은 이후 트랜지스터의 소스/드레인 영역에 연결되는 콘택과 게이트 전극(118) 사이의 항복 전압(breakdown voltage) 특성을 개선시킬 수 있다. 이에 대한 설명은 실험예 3에서 더욱 상세하게 설명하기로 한다.
도 1h를 참조하면, 게이트 전극(118) 양측 기판(100)에 제1 불순물 영역(128) 및 할로 영역(halo region, 130)을 형성할 수 있다.
더욱 상세하게 설명하면, 게이트 전극(118) 양측 기판(100)으로 제2 도전형의 제3 불순물을 이온 주입할 수 있다. 예컨대, 기판(100)에 P형 불순물을 포함하는 경우, 제3 불순물은 N형 불순물일 수 있다.
제3 불순물을 제1 및 제2 캡핑막들(124, 126) 하부에 위한 기판(100)으로 확산시켜, 제1 불순물 영역(128)을 형성할 수 있다. 제1 불순물 영역(128)은 제1 농도의 불순물로 도핑될 수 있다.
제1 불순물 영역(128)의 측면 하부에 할로 영역(130)을 형성할 수 있다. 할로 영역(130)은 제1 도전형의 제4 불순물을 이온 주입할 수 있다. 예컨대, 제3 불순물이 N형 불순물일 경우, 제4 불순물은 P형 불순물일 수 있다.
상세하게 도시되어 있지는 않지만, 할로 영역(130)을 형성하기 전에 이온 주입 마스크를 형성할 수 있다. 이온 주입 마스크는 할로 영역(130) 형성 후 제거될 수 있다.
도 1i를 참조하면, 제2 캡핑막(126) 상에 컨포멀하게 스페이서막(132)을 형성할 수 있다.
스페이서막(132)은 제2 캡핑막(126)의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 또한, 스페이서막(132)은 개구(120)를 매립하지 않도록 형성될 수 있다.
스페이서막(132)은 질화물을 포함할 수 있으며 예컨대, 실리콘 질화물을 포함할 수 있다. 또한, 스페이서막(132)은 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성할 수 있다.
도 1j를 참조하면, 스페이서막(132), 제1 및 제2 캡핑막들(124, 126)을 식각하여 게이트 전극(118) 및 마스크(112) 측벽에 제1 캡핑 패턴(134), 제2 캡핑 패턴(136) 및 스페이서(138)를 형성할 수 있다.
본 발명의 몇몇 실시예에 따르면, 스페이서막(132), 제1 및 제2 캡핑막들(124, 126)은 이방성 식각 공정에 의해 식각될 수 있다. 이방성 식각 공정에 의해, 마스크(112) 및 기판(100) 상에 형성된 스페이서막(132), 제1 및 제2 캡핑막들(124, 126)이 부분적으로 식각되는 동안, 게이트 전극(118) 측벽에 형성된 스페이서막(132), 제1 및 제2 캡핑막들(124, 126)은 실질적으로 식각되지 않을 수 있다. 따라서, 게이트 전극(118) 및 마스크(112) 측벽에 제1 및 제2 캡핑 패턴들(134, 136) 및 스페이서(138)를 형성할 수 있다.
도 1k를 참조하면, 스페이서(138) 양측의 기판(100)으로 제2 불순물 영역(140)을 형성하여, 제1 및 제2 불순물 영역들(128, 140)을 포함하는 소스/드레인 영역(142)을 형성할 수 있다.
더욱 상세하게 설명하면, 스페이서(138) 양측의 기판(100)으로 제2 도전형의 제5 불순물을 이온 주입할 수 있다. 예컨대, 기판(100)에 P형 불순물이, 제1 불순물 영역(128)에 N형 불순물이 도핑된 경우, 제5 불순물은 N형 불순물일 수 있다.
제2 불순물 영역(140)의 깊이는 제1 불순물 영역(128)의 깊이보다 실질적으로 깊을 수 있다.
제2 불순물 영역(140)은 제2 농도의 불순물로 도핑될 수 있다. 제2 농도가 제1 농도보다 실질적으로 높을 수 있다. 제1 불순물 영역(128)의 경우, 제2 불순물 영역(140)보다 낮은 농도를 가짐으로 LDD(Lightly Doped Drain) 구조를 갖는다고 한다.
이로써, 기판(100) 상에 게이트 절연막(106), 게이트 전극(118), 마스크(112), 제1 및 제2 캡핑 패턴들(134, 136), 스페이서(138) 및 소스/드레인 영역(142)을 포함하는 트랜지스터(transistor)를 형성할 수 있다.
도 1l를 참조하면, 트랜지스터가 형성된 기판(100) 상에 컨포멀하게 식각 저지막(144)을 형성할 수 있다.
식각 저지막(144)은 기판(100) 및 트랜지스터의 표면 프로파일을 따라 연속적으로 형성될 수 있다. 또한, 식각 저지막(144)은 개구(120)를 매립하지 않도록 형성될 수 있다.
식각 저지막(144)은 후속 공정에서 콘택홀을 형성하는데 있어서, 식각 공정의 정지 지점을 나타내는 기능을 수행할 수 있다.
도 1m를 참조하면, 식각 저지막(144)이 형성된 기판(100) 상에 개구(120)를 매립하도록 층간 절연막(146)을 형성할 수 있다.
층간 절연막(146)은 산화물, 질화물 또는 산질화물을 포함할 수 있으며, 각각은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 실리콘 산화물의 예로는 BSG, PSG, BPSG, PE-TEOS 또는 HDP 산화물을 들 수 있다.
마스크(112) 상부에 잔류하던 식각 부산물(122)을 제거함으로써, 층간 절연막(146) 내에 보이드 또는 심이 발생되지 않아, 반도체 소자의 불량을 감소시킬 수 있다.
도 1n를 참조하면, 층간 절연막(146)을 식각하여 식각 저지막(144) 상부면을 노출시키는 콘택 홀(contact hole, 148)을 형성할 수 있다.
더욱 상세하게 설명하면, 층간 절연막(146) 상에 식각 마스크를 형성할 수 있다. 식각 마스크를 이용하는 식각 공정을 통해 층간 절연막(146)을 부분적으로 식각하여 소스/드레인 영역(142) 상부에 형성된 식각 저지막(144) 상부면을 노출시키는 콘택 홀(148)을 형성할 수 있다. 콘택 홀(148) 저면에 노출된 식각 저지막(144)을 식각하여 소스/드레인 영역(142)의 상부를 노출시킬 수 있다. 콘택 홀(148)을 형성한 후, 식각 마스크를 제거할 수 있다.
도 1o를 참조하면, 콘택 홀(148) 내부를 도전막을 매립하여, 콘택(150)을 형성할 수 있다.
콘택(150)은 후속 공정에서 형성되는 비트 라인(bit line) 또는 커패시터(capacitor)와 전기적으로 연결될 수 있다.
게이트 전극(118) 및 콘택(150)이 제1 및 제2 캡핑 패턴들(134, 136)에 의해 절연됨으로써, 게이트 전극(118) 및 콘택(150) 사이의 항복 전압이 증가할 수 있다. 이에 대한 설명은 실험예 3에서 더욱 상세하게 설명하기로 한다.
( 실험예 1)
도 2a는 에싱(ashing) 공정 및 어닐링(annealing) 공정에 따른 금속막 특성 변화를 나타내는 도면이다.
도 2a를 참조하면, 물리 기상 증착 공정으로 형성된 제1 텅스텐 막(10) 및 화학 기상 증착 공정으로 형성된 제2 텅스텐 막(20)을 각각 준비한다. 제1 및 제2 텅스텐 막들(10, 20)에 대하여 에싱 공정 및 어닐링 공정을 각각 수행한다.
이때, 제1 텅스텐 막(10) 및 제2 텅스텐 막(20)을 본 발명의 실시예에 따른 도 1b에서 제2 도전막(110)으로 적용할 수 있다.
물리 기상 증착 공정으로 형성된 제1 텅스텐 막(10)은 에싱 공정 및 어닐링 공정을 수행한 후, 결정(whisker; W) 성장을 실질적으로 찾아보기 어렵다. 한편, 화학 기상 증착 공정으로 형성된 제2 텅스텐 막(20)은 에싱 공정 및 어닐링 공정을 수행한 후, 결정 성장(W)이 발견된다. 이러한 결정 성장은 단락(short) 등의 전기적 특성 저하의 원인이 될 수 있다.
도 2a에 따르면, 물리 기상 증착 공정에 의해 형성된 금속막을 포함하는 게이트 전극은 화학 기상 증착 공정에 의해 형성된 금속막을 포함하는 게이트 전극보다 전기적 특성 면에서 보다 우수하다. 따라서, 본 발명의 실시예의 제2 도전막(110, 도 1b 참조)은 물리 기상 증착 공정을 이용하여 형성된 도전막을 사용하는 것이 바람직할 수 있다.
( 실험예 2)
도 2b는 본 발명의 실시예에 따른 반도체 소자의 산화막 두께에 따른 리플레쉬 동작 실패 비트(refresh fail bit) 수를 나타내는 그래프이다.
도 2b에서 사용되는 디램(Dynamic Random Arrary Memory; DRAM)은 도 1a 내지 도 1o에서 설명된 제조 방법으로 형성된 트랜지스터 및 콘택을 포함하는 디램을 사용한다. 이때, 트랜지스터는 게이트 절연막(106), 게이트 전극(118), 마스크(112), 제1, 제2 캡핑 패턴들(134, 136) 및 소스/드레인 영역(142)을 포함한다. 디램은 트랜지스터, 콘택(150), 비트 라인 및 커패시터 등을 포함한다.
도 2b의 X축은 트랜지스터에 형성된 산화막의 물리적 두께를 나타내며, 그 단위는 옹스트롬 [Å]이다. 산화막의 두께는 식각 부산물(122) 두께 및 제1 캡핑 패턴(134)의 두께를 포함한다. 도 2b의 Y축은 트랜지스터를 포함하는 디램(DRAM)의 리플레쉬 동작 실패 비트 수를 나타내며, 그 단위는 개이다.
점 A 트랜지스터 및 점 B 트랜지스터의 산화막은 식각 부산물을 완전하게 제거하여, 제1 캡핑 패턴(134)만을 포함한다. 상기 식각 부산물은 약 60초간의 등방성 식각으로 제거한다. 점 A의 제1 캡핑 패턴(134) 두께는 약 20Å이고, 점 B의 제1 캡핑 패턴(134) 두께는 약 40Å이다. 이때, 점 A 및 점 B의 리플레쉬 동작 실패 비트 수는 각각 약 410개 및 약 300개이다.
점 C 트랜지스터 및 점 D 트랜지스터의 산화막은 제1 캡핑 패턴(134) 및 식각 부산물(122)을 포함한다. 점 C의 트랜지스터의 식각 부산물(122)은 약 30초간 등방성 식각하여 약 48Å이 잔류하며, 점 D의 트랜지스터의 식각 부산물(122)은 약 15초간 등방성 식각하여 약 74Å이 잔류한다. 이때, 점 C 및 점 D의 제1 캡핑 패턴(134)은 각각 약 20Å의 두께로 형성될 수 있다. 이때, 점 C 및 점 D의 리플레쉬 동작 실패 비트 수는 각각 약 280개 및 약 170개이다.
도 2b를 참조하면, 점 A, B, C 및 D의 리플레쉬 동작 실패 비트 수는 산화막의 물리적 두께에 반비례하게 된다.
더욱 상세하게 설명하면, 점 A 및 점 B에서와 같이 식각 부산물(122)을 포함하지 않는 경우, 제1 캡핑 패턴(134)의 두께가 실질적으로 두꺼운 점 B의 트랜지스터의 리플레쉬 동작 실패 비트 수가 실질적으로 적다.
점 C 및 점 D에서와 같이 동일한 제1 캡핑 패턴(134)의 두께를 갖는 경우, 식각 부산물(122)이 실질적으로 더 많이 잔류하는 점 D의 트랜지스터의 리플레쉬 동작 실패 비트 수가 실질적으로 적다.
따라서, 식각 부산물(122) 및 제1 캡핑 패턴(134) 등 산화막의 두께가 두꺼울수록 트랜지스터의 리플레쉬 동작 실패 비트 수는 감소한다.
( 실험예 3)
도 2c는 게이트 전극 및 콘택 사이의 항복 전압을 나타내는 그래프이다.
도 2c의 X축은 콘택의 저항을 나타내며, 그 단위는 옴[ohm]이다. 하나의 콘택의 저항을 측정하기 불가능하기 때문에 1,000개의 콘택들에 대한 저항을 측정한다. 도 2c의 Y축은 게이트 전극 및 콘택 사이의 항복 전압을 나타내며, 그 단위는 볼트[V]이다.
도 2c에서 사용되는 디램은 본 발명의 실시예(1a 내지 도 1o)에 따라 형성된 트랜지스터 및 콘택(150)을 포함한다. 특히, 본 실험예 3에서 사용된 트랜지스터 및 콘택(150)의 도면 및 도면 부호는 도 1o를 참조하기로 한다.
도 2c를 참조하면, 마스크(112) 상부에 형성된 식각 부산물(122)을 제거하기 위하여 약 15초 동안 등방성 식각을 수행하고, 산화물로 이루어진 캡핑 패턴(134)을 포함하지 않는 트랜지스터를 갖는 디램들을 준비한다. 이들에 대하여 콘택(150) 저항을 측정하고, 게이트 전극(118) 및 콘택(150) 사이의 항복 전압을 각각 측정한다. 상기 측정된 데이터들을 선형화한 것이 A 그래프이다.
마스크(112) 상부에 형성된 식각 부산물(122)을 제거하기 위하여 약 30초 동안 등방성 식각을 수행하고, 산화물로 이루어진 캡핑 패턴(134)을 포함하는 트랜지스터를 갖는 디램들을 준비한다. 상기 캡핑 패턴(134)의 두께는 약 20Å이다. 이들에 대하여 콘택(150) 저항을 측정하고, 게이트 전극(118) 및 콘택(150) 사이의 항복 전압을 각각 측정한다. 상기 측정된 데이터들을 선형화한 것이 B 그래프이다.
도 2c를 참조하면, 콘택(150)의 저항이 약 1.6×104일 때, A 그래프는 약 10.1V의 항복 전압을 가지며, B 그래프는 약 13.6V의 항복 전압을 갖는다.
따라서, 마스크(112) 상부의 식각 부산물(122)이 더 많이 제거되고 산화물로 이루어진 캡핑 패턴(134)을 포함하는 디램에서, 콘택(150) 및 게이트 전극(118) 사이의 항복 전압이 향상되는 것을 알 수 있다.
( 실험예 4)
본 실험예에서는 본 발명의 실시예(도 1a 내지 도 1o)에 따른 반도체 소자 즉, 트랜지스터를 디램(DRAM) 소자에 응용한 것을 설명하기로 한다. 특히, 본 실험예 4에서 사용된 트랜지스터 및 콘택(150)의 도면 및 도면 부호는 도 1o를 참조하기로 한다.
도 2d는 산화물을 포함하는 캡핑 패턴의 유무에 따른 리텐션 시간(retention time) 변화를 나타내는 그래프이다.
도 2d의 X축은 리텐션 시간을 나타나며, 단위는 밀리 초[ms]이다. 리텐션 시간은 디램(DRAM)의 리플레쉬 동작 후, 다음 리플레쉬 동작까지 걸리는 시간을 의미한다. 도 2d의 Y축은 1기가(giga) 디램(DRAM) 당 리플레쉬 실패 비트 수를 나타나며, 단위는 개이다.
도 2d를 참조하면, 사각 점(-■-)는 급속 열처리 산화 공정으로 형성된 게이트 절연막(106)을 포함하는 트랜지스터이다. 사각 점(-■-)의 트랜지스터는 산화물로 이루어진 캡핑 패턴(134)을 포함하지 않는다. 원형 점(-●-)은 급속 열처리 산화 공정으로 형성된 게이트 절연막(106) 및 산화물로 이루어진 캡핑 패턴(134)을 포함하는 트랜지스터이다. 캡핑 패턴(134)은 원자층 적층 공정으로 형성되어, 열 산화 또는 화학 기상 증착 공정에 의해 형성된 캡핑 패턴보다 질적으로 우수하다.
도 2d를 참조하면, 산화물을 포함하는 캡핑 패턴(134)이 형성된 트랜지스터의 경우 리텐션 시간이 약 282ms이고, 캡핑 패턴(134)을 포함하지 않는 트랜지스터의 경우 리텐션 시간이 약 243ms이다.
따라서, 캡핑 패턴(134)을 포함하는 경우, 리텐션 시간이 길어진다는 것을 알 수 있다.
( 실험예 5)
도 2e는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 내 보이드(void) 및 심(seam)의 발생 빈도를 나타내는 기판 아웃 라인도이다.
도 2e를 참조하면, 마스크(112)를 이용하는 식각 공정으로 도전 패턴을 형성하는 동안 마스크(112) 상부에 식각 부산물(122)이 잔류한다. 이 식각 부산물(122)을 완전하게 제거한 후, 본 발명의 실시예에 따라 트랜지스터를 완성한다(도 1m 참조). 도전 패턴들 사이를 매립하는 층간 절연막(146) 내 보이드 및 심의 발생 빈도를 측정한다.
도 2e에 도시된 바와 같이, A 지점에서 1개의 보이드 또는 심이 발견되었고, B 지점에서 2개의 보이드 또는 심이 발견되었다. A 및 B 지점을 제외한 다른 부위에서는 반도체 소자의 층간 절연막(146) 내 보이드 및 심이 실질적으로 발생되지 않았다. 따라서, 식각 부산물(122)을 완전하게 제거한 후, 층간 절연막(146) 내 보이드 및 심의 발생 빈도는 확연히 감소한 것을 알 수 있다.
도 2b 내지 도 2e에 따르면, 반도체 소자 내 산화막의 두께가 두꺼울수록 리플레쉬 실패 비트 수가 감소하고, 항복 전압이 개선되며, 리텐션 시간이 증가하는 것을 알 수 있다. 이때, 반도체 소자 내 산화막의 두께는 캡핑 패턴(134) 및 식각 부산물(122)을 포함한다. 그러나, 식각 부산물(122)이 마스크(112) 상부에 잔류하는 경우, 층간 절연막(146) 내 보이드 또는 심이 생성될 수 있다.
따라서, 식각 부산물(122)을 완전하게 제거하여 보이드 및 심의 생성을 억제한다. 그러나, 식각 부산물(122)을 제거함으로써, 반도체 소자의 산화막의 물리적 두께가 감소하며, 이로 인하여 리플레쉬 실패, 항복 전압 및 리텐션 시간 등에 문제가 발생된다. 상기 문제점들을 해소하기 위하여 산화물을 포함하는 캡핑 패턴(134)을 도 2e에서 설명한 바와 같이 원자층 적층 공정으로 형성하여, 물리적 두께를 감소하였으나 질적으로 우수한 산화막을 형성한다. 따라서, 반도체 소자의 리플레쉬 동작, 항복 전압 및 리텐션 시간 등을 개선시킬 수 있다.
더불어, 원자층 적층 공정으로 형성된 캡핑 패턴(134)은 절연 특성 면에서도 열 산화 또는 화학 기상 증착 공정으로 형성된 캡핑 패턴보다 우수하다.
( 응용예 )
도 3a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 3a를 참조하면, 상술한 본 발명의 실시예에 따라 제조된 반도체 소자를 포함하는 메모리는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따라 제조된 반도체 소자를 포함할 수 있다. 이 경우, 층간 절연막 내 보이드 또는 심의 발생이 억제되고, 후속 공정에 의한 도전막의 결정 성장이 발생하지 않아 전기적 신뢰성이 향상될 수 있다. 또한, 게이트 전극(118) 및 콘택(150) 사이의 항복 전압이 향상되며, 리텐션 시간이 증가될 수 있다.
도 3b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 3b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 시스템(410)을 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 3a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100; 기판 106; 게이트 절연막
112; 마스크 118; 게이트 전극
122; 식각 부산물 134; 제1 캡핑 패턴
136; 제2 캡핑 패턴 138; 스페이서
142; 소스/드레인 영역 150; 콘택

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 산화물을 포함하는 게이트 절연막 및 도전막을 형성하는 것;
    상기 도전막 상에 마스크를 형성하는 것;
    상기 마스크를 이용하는 식각 공정으로 상기 도전막을 패터닝하여 게이트 전극을 형성하되, 상기 식각 공정을 수행하는 동안 상기 마스크의 상부에 산화물을 포함하는 식각 부산물이 생성되며, 상기 식각 부산물로 인하여 상기 마스크의 상기 상부는 옆으로 돌출된 프로파일을 갖는 것; 및
    식각액을 이용하여 상기 식각 부산물을 제거하는 것을 포함하되,
    상기 식각액에 대하여, 상기 식각 부산물에 포함된 산화물은 상기 게이트 절연막에 포함된 산화물보다 빠른 식각 속도를 가지는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 식각 부산물이 제거되는 동안 상기 게이트 절연막은 식각되지 않는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 식각 부산물을 제거하는 공정은,
    불산(HF), 불화 암모늄(NH4F) 또는 이들의 혼합물을 포함하는 식각액을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제4항에 있어서,
    상기 게이트 전극의 측벽 및 상기 마스크의 측벽 상에 제1 캡핑 패턴을 형성하는 것;
    상기 제1 캡핑 패턴 상에 제2 캡핑 패턴을 형성하는 것; 및
    상기 제2 캡핑 패턴 상에 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 식각 부산물을 제거하는 것은 상기 제1 캡핑 패턴을 형성하기 전에 수행되는 반도체 소자의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제7항에 있어서,
    상기 제1 캡핑 패턴은 산화물을 포함하고, 상기 제2 캡핑 패턴 및 상기 스페이서는 질화물을 포함하는 반도체 소자의 제조 방법.
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