KR100533980B1 - 메모리 소자 및 그 제조 방법 - Google Patents

메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100533980B1
KR100533980B1 KR1020040050199A KR20040050199A KR100533980B1 KR 100533980 B1 KR100533980 B1 KR 100533980B1 KR 1020040050199 A KR1020040050199 A KR 1020040050199A KR 20040050199 A KR20040050199 A KR 20040050199A KR 100533980 B1 KR100533980 B1 KR 100533980B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
trench
gate pattern
junction region
spacer
Prior art date
Application number
KR1020040050199A
Other languages
English (en)
Inventor
김승범
김동석
정중택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040050199A priority Critical patent/KR100533980B1/ko
Priority to US11/004,420 priority patent/US7192825B2/en
Application granted granted Critical
Publication of KR100533980B1 publication Critical patent/KR100533980B1/ko
Priority to US11/673,344 priority patent/US7518175B2/en
Priority to US11/673,353 priority patent/US7504296B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

스토리지 노드 콘택 플러그의 도펀트들이 아웃-디퓨전되어 소자의 리프레쉬의 특성을 저하시키는 문제점을 개선한 반도체 메모리 소자 및 그 제조 방법이 개시되어 있다. 이를 위한 본 발명의 메모리소자는, 반도체기판 상부에 형성된 게이트패턴; 상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 형성된 스토리지노드 콘택 접합 영역; 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판이 일부두께 식각되어 형성된 트렌치; 상기 트렌치 내부의 상기 반도체기판 측벽에 형성되어 콘택플러그 내의 도펀트(dopant)가 아웃-디퓨젼(out-diffusion)되는 것을 방지하는 도펀트확산방지막; 및 상기 트렌치 내부를 포함한 상기 게이트패턴 측방에 형성된 상기 콘택플러그를 구비한다.

Description

메모리 소자 및 그 제조 방법{MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 DRAM 소자의 리프레쉬 특성을 개선하기 위한 스토리지노드 콘택 플러그 형성 방법에 관한 것이다.
잘 알려진 바와 같이, DRAM과 같은 메모리 소자는 하나의 트랜지스터와 하나의 커패시터로서 단위 셀이 구성되며, 커패시터는 셀 트랜지스터의 일측(소스 또는 드레인) 접합 영역에 콘택되게 된다.
그리고, 커패시터의 스토리지노드의 콘택을 위해서는 종횡비가 큰 미세 콘택홀에 플러그를 미리 형성하므로써 소형화 및 고집적화되어가는 메모리소자에서의 콘택 페일 문제를 해소하고 있다. 아울러, 메모리 소자가 더욱 소형화 및 고집적화되면서 비트라인 및 커패시터의 스토리지 노드 콘택 플러그를 함께 형성하는 콘택 형성기술이 개발 되었다.
도 1a는 종래기술에 따라 스토리지노드 콘택 플러그가 형성된 상태를 보여주는 단면도로서, 이를 참조하여 종래기술에 대해서 설명한다.
먼저, 실리콘기판(101) 상에 게이트산화막(102), 게이트도전층(103) 및 마스크질화막(104)을 차례로 적층한 다음, 게이트 마스크를 사용하여 적층된 막들을 식각하므로써 게이트패턴을 형성한다. 게이트도전층(103)은 폴리실리콘(103a) 및 텅스텐실리사이드(103b)가 적층된 구조이다.
이어서, 식각 데미지 및 게이트 산화막의 특성 향상 등을 목적으로 게이트 라이트 산화(gate light oxidation)를 실시하고, 소스/드레인 이온주입 공정으로 접합 영역(105)을 형성한 다음, 기판 전면에 버퍼 산화막(106)을 형성한다.
이어서, 게이트 스페이서용 질화막을 증착한 후, 비등방성 식각하여 게이트패턴 측벽에 질화막 스페이서(107)을 형성한다. 스페이서 형성을 위한 식각시에는 기판의 접합영역(105) 상에 산화막 또는 질화막이 잔류하지 않도록 과도 식각(over etch)이 실시되므로서 접합영역(105)의 실리콘기판을 일부두께 식각되어 리세스된다.
이어서, 스페이서(107)가 형성된 게이트패턴 사이에는 도핑된 폴리실리콘 또는 에피택셜실리콘과 같은 도전층의 증착 및 연마(또는 에치백)가 이루어져 콘택 플러그(108)가 형성되게 된다.
도 1b는 상술한 종래기술로 제조된 소자에 대한 TEM 사진이다.
그런데, 상술한 방법으로 제조된 종래기술의 메모리소자에서는, 스토리지노드 콘택 플러그(108) 내의 도펀트가 접합영역(105)으로 쉽게 아웃-디퓨젼 된다. 이에 의해 접합영역(105)과 트랜지스터의 채널영역이 서로 가까워져 만나게 되고, 이 pn 접합에 높은 전계가 걸림으로써 접합누설전류가 발생된다.
스토리지노드 콘택 접합영역에서의 접합누설전류가 증가하면 데이터 유지 시간이 짧아지므로, DRAM과 같은 메모리소자의 리프레쉬 특성은 열화되게 된다.
한편, 전계가 집중되는 문제를 해결하기 위하여 질화막 스페이서(107)의 두께를 증가시키는 방법이 제안되고 있으나, 디자인 룰이 높아지면서 게이트 패턴 사이의 간격이 미세해지고 있는 상황에서 이 미세 공간에서 스페이서의 두께를 증가시키면 더욱더 콘택 사이즈는 작아지게 되므로, 이 미세 홀에 충분히 플러그 물질이 매립할 수 없다. 즉, 보이드(void)가 발생되는 문제점이 발생된다.
본 발명의 목적은 스토리지 노드 콘택 플러그의 도펀트들이 아웃-디퓨전되어 소자의 리프레쉬의 특성을 저하시키는 문제점을 개선한 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 이웃하는 게이트패턴들 사이의 폭이 미세하더라도 상대적으로 두껍게 게이트 측벽 스페이서를 적용할 수 있는 반도체메모리소자 제조 방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 일 특징적인 본 발명의 메모리소자는, 반도체기판 상부에 형성된 게이트패턴; 상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 형성된 스토리지노드 콘택 접합 영역; 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판이 일부두께 식각되어 형성된 트렌치; 상기 트렌치 내부의 상기 반도체기판 측벽에 형성되어 콘택플러그 내의 도펀트가 아웃-디퓨젼되는 것을 방지하는 도펀트확산방지막; 및 상기 트렌치 내부를 포함한 상기 게이트패턴 측방에 형성된 상기 콘택플러그를 구비한다.
또한 다른 특징적인 본 발명의 메모리 소자는, 반도체기판 상부에 형성된 게이트패턴; 상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 형성된 스토리지노드 콘택 접합 영역; 상기 게이트패턴 측벽에 형성된 절연막스페이서; 상기 절연막스페이서에 의해 노출된 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판이 일부두께 식각되어 형성된 제1트렌치; 콘택플러그의 도펀트가 확산되는 것을 방지하기 위하여 상기 절연막스페이서의 측벽과 상기 제1트렌치 내부의 상기 반도체기판 측벽에 형성되는 도펀트확산방지막; 상기 도펀트확산방지막에 의해 노출된 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판이 식각되어 형성된 제2트렌치; 및 상기 제1 및 제2 트레치 내부를 포함하여 상기 도펀트확산방지막 측방에 형성되는 상기 콘택플러그를 구비하는 메모리 소자를 제공한다.
또한 일특징적인 메모리 소자 제조 방법은, 반도체기판 상부에 게이트패턴을 형성하는 단계; 상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합 영역을 형성하는 단계; 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 일부 두께 식각하여트렌치를 형성하는 단계; 상기 트렌치 내부의 상기 반도체기판 측벽에 콘택플러그 내의 도펀트가 아웃-디퓨젼되는 것을 방지하는 도펀트확산방지막을 형성하는 단계; 및 상기 트렌치 내부를 포함한 상기 게이트패턴 측방에 상기 콘택플러그를 형성하는 단계를 포함한다.
또한, 다른 특징적인 메모리 소자 제조 방법은, 반도체기판 상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합 영역을 형성하는 단계; 상기 게이트패턴 측벽에 절연막스페이서를 형성하고, 절연막스페이서에 의해 노출되는 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 일부두께 식각하여 제1트렌치를 형성하는 단계; 콘택플러그의 도펀트가 확산되는 것을 방지하기 위하여 상기 절연막스페이서의 측벽과 상기 제1트렌치 내부의 상기 반도체기판 측벽에 도펀트확산방지막을 형성하는 단계; 및 상기 도펀트확산방지막에 의해 노출된 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 식각하여 제2트렌치를 형성하는 단계; 및 상기 제1 및 제2 트레치 내부를 포함하여 상기 도펀트확산방지막 측방에 상기 콘택플러그를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예을 첨부한 도면을 참조하여 상세히 후술한다.
도 2는 본 발명에 따른 반도체 메모리 소자의 특징적인 구조를 보여주는 단면도이다.
도 2를 참조하면, 반도체기판(201) 상에 게이트절연막(202), 게이트도전층(203) 및 마스크절연막(204)이 적층되어 게이트패턴(G)이 형성되고, 게이트패턴(G) 측방의 반도체기판기판(201) 표면 하부에는 스토리지노드 콘택 접합 영역(205)이 형성된다.
그리고, 스토리지노드 콘택 접합 영역(205)의 반도체기판(201)은 일부 두께 식각되어 얇은 트렌치(T)가 형성된다. 트렌치(T)의 깊이는 접합영역(205)의 깊이보다 얕은 깊이로 형성된다.
그리고, 중요하게 스토리지노드 콘택플러그(208) 내의 도펀트(dopant)가 접합영역(205)으로 아웃-디퓨전되는 것을 방지하기 위하여 트렌치(T1) 내부의 기판 측벽에 도펀트확산방지막(209)이 형성된다.
도펀트확산방지막(209)은 도펀트 확산을 방지하는 기능을 갖는 도전막 또는 절연막 등의 박막이 적용될수 있으나, 단순한 공정을 위하여 도펀트확산방지막(209)이 게이트패턴(G)의 측벽에도 형성되면서 게이트도전층(203)과 콘택플러그(208) 간의 절연을 위하여 절연막으로 형성되는 것이 바람직하다. 특히 게이트와 비트라인간의 절연을 위한 층간절연막이 산화막이 주로 이용되므로 이와 식각선택비를 갖는 질화막으로 형성되는 것이 바람직하다.
트렌치(T) 내부를 포함하여 게이트패턴(G)들 사이에는 스토리지노드 콘택플러그(208)가 형성된다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 소자는 스토리지노드 콘택 접합영역의 실리콘기판에 트렌치(T)가 형성되고 트렌치(T)의 기판 측벽에 도펀트확산방지막(209)이 형성된 것에 그 특징이 있는 것으로써, 도펀트확산방지막은 콘택플러그(즉, 도핑된 폴리실리콘) 내의 도펀트가 게이트 하부의 채널영역과 인접한 접합영역(205)방향으로 확산되는 것을 방지하여 준다. 즉, 접합영역(205)과 트랜지스터의 채널영역이 서로 가까워져 발생되는 전계의 집중을 방지한다. 따라서, 접합누설전류를 억제하여 메모리소자의 리프레쉬 특성이 열화되는 것을 방지한다.
도 3a는 본 발명의 일실시예에 따라 스토리지 노드 콘택 플러그가 형성된 상태를 보여주는 메모리소자의 셀 트랜지스터 영역에 대한 단면도이고, 도 3b는 본 발명의 일실시예에 따라 제조된 소자에 대한 TEM 사진이다. 또한, 도 4a는 트렌치만의 구조를 보여주는 단면도이고, 도 4b는 도 3a의 "A" 부분에 대한 확대 단면도이다.
도 3a 및 도 3b를 참조하면, 실리콘기판(301) 상에 게이트산화막(302), 게이트도전층(303a, 303b) 및 마스크질화막(304)이 적층되어 게이트패턴(G)이 형성되고, 게이트패턴(G) 측방의 실리콘기판(301) 표면 하부에는 스토리지노드 콘택 접합 영역(305)가 형성된다.
게이트패턴(G) 측벽에는 게이트패턴 식각후의 재산화(re-oxidation)과 버퍼산화막 증착에 의한 산화막(306)이 형성되고, 그 측벽으로 제1질화막스페이서(307)가 형성된다.
제1질화막스페이서(307)에 의해 노출된 스토리지노드 콘택 접합 영역(305)의 실리콘기판(301)은 일부 두께 식각되어 얇은 제1트렌치(도 4a의 "T1")가 형성된다.
그리고, 중요하게 스토리지노드 콘택플러그(308) 내의 도펀트(dopant)가 접합영역(305)으로 아웃-디퓨전되는 것을 방지하기 위하여 게이트패턴(G)의 측벽에서부터 제1트렌치(T1) 내부의 기판 측벽(도 4a 및 도 4b의 "310")에 확장되어 도펀트확산방지막인 제2질화막스페이서(309)가 형성된다.
도펀트확산방지를 위한 제2질화막스페이서(309)에 의해 노출된 스토리지노드 콘택 접합 영역(305)의 실리콘기판은 다시 일부두께 식각되어 제2트렌치(도 4a의 "T2")가 형성된다. 제1 및 제2 트렌치(T1, T2)의 깊이는 접합영역(305)의 깊이보다 얕은 깊이로 형성된다.
제1 및 제2 트렌치(T1, T2) 내부를 포함하여 게이트패턴들 사이에는 스토리지노드 콘택플러그(308)가 형성된다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 소자는 스토리지노드 콘택 접합영역의 실리콘기판에 제1트렌치(T1)가 형성되고 제1트렌치(T1)의 기판 측벽에 도펀트확산방지막(제2질화막스페이서)이 형성된 것에 그 특징이 있는 것으로써, 도펀트확산방지막은 콘택플러그(즉, 도핑된 폴리실리콘) 내의 도펀트가 게이트 하부의 채널영역과 인접한 접합영역(305)방향으로 확산되는 것을 방지하여 준다. 즉, 접합영역(305)과 트랜지스터의 채널영역이 서로 가까워져 만나게 되므로써 발생되는 전계의 집중을 방지한다. 따라서, 접합누설전류를 억제하여 메모리소자의 리프레쉬 특성이 열화되는 것을 방지한다.
도 5a는 도 1a와 같은 종래기술에 따른 소자 구조에서의 도펀트 농도의 프로파일 시뮬레이션 결과를 나타내고, 도 5b는 도 3a와 같은 본 발명에 따른 소자 구조에서의 도펀트 농도의 프로파일 시뮬레이션 결과를 나타낸다. 도 5a 및 도 5b의 비교 결과로부터 알수 있듯이 본 발명에서는 도펀트(n타입 donor) 농도 프로파일이 종래기술에 대비되어 집중되지 않고 완만히 변화하고 있다. 따라서, 전계 집중에 의한 접합누설전류의 증가가 억제된다.
도 6는 리프레쉬 타임(tREF)을 측정한 시뮬레이션 결과도로서, 본 발명의 메모리소자에서 종래기술과 대비하여 약 60ms의 리프레쉬 타임(tREF) 개선 효과가 있음을 알 수 있다.
도 3a에 도시된 본 실시에에 따른 작용효과중 다른 하나는 다음과 같다. 이후에 설명될 제조 방법의 실시예에서 구체적으로 설명되겠지만, 종래에는 제1질화막에 대한 스페이서 식각이 없었으나, 본 실시예에서는 제1질화막에 대한 스페이서 식각이 추가되어 제1질화막이 스페이서로서 게이트패턴 측벽에 형성된다. 그리고, 제1질화막스페이서를 형성하기 위한 식각시에 과도 식각에 의해 실리콘기판이 일부 식각되도록 함으로써 제1트렌치가 형성되도록 한다. 제1질화막을 스페이서로서 형성하기 위한 스페이서 식각과 과도식각을 적용하게 되면 최종적인 스페이서의 두께는 증착 두께보다 얇아지는 결과를 초래하게 된다. 즉, 종래보다 상대적으로 두껍게 제1질화막을 증착하더라도 스토리지노드 콘택 사이즈를 충분히 확보할 수 있게 되어 보이드의 문제로부터 자유로워진다.
도 8a와 도8b는 종래기술과 본 발명에서의 보이드 발생 정도를 검사한 결과를 나타낸다.
도 7a 내지 도 7e는 본 발명의 바람직한 실시예에 따른 메모리 소자 제조 공정 단면도이다.
도 7a를 참조하면, 실리콘기판(301) 상에 게이트산화막(302), 게이트도전층(303) 및 마스크질화막(304)을 차례로 적층한 다음, 게이트 마스크를 사용하여 적층된 막들을 식각하므로써 게이트패턴(G)을 형성한다. 게이트패턴(G) 형성을 위한 구체적인 공정을 설명하면, 포토레지스트를 도포하고 게이트 마스크(레티클)을 사용한 노광 공정 후, 현상에 의해 포토레지스트 패턴을 형성한 다음, 포토레지스트패턴을 식각베리어로하여 마스크질화막(304)를 식각하고, 포토레지스트를 제거한 다음, 패턴된 마스크질화막(304)을 식각베리어로하여 게이트도전층(303)을 식각한다.
실리콘기판(301) 대신에 실리콘에피층이 형성된 기판 등 다른 반도체기판을 사용할 수 있고, 게이트산화막(302)으로는 열적 성장 또는/및 증착에 의한 실리콘산화막, 실리콘옥시나이트라이드막 등을 단층 또는 복층으로 사용할 수 있다. 게이트도전층(303)은 폴리실리콘(303a) 및 텅스텐실리사이드(303b)가 적층된 구조를 실시예로써 보여주고 있지만, 폴리실리콘 상에 텅스텐과 같은 메탈이 형성되는 메탈/폴리실리콘 구조의 전극 등기타 다른 구조의 게이트전극이 적용될 수 있다. 또한, 실시예에서는 게이트 마스크절연막으로서 질화막(304)이 적용되고 있으나 질화막 이외의 다른 절연막이 이용될 수 있고 단층이 아닌 복층으로 구성될 수도 있다.
도 7b를 참조하면, 앞서 설명한 게이트패턴 형성때의 식각 데미지 및 게이트 산화막의 특성 향상 등을 목적으로 게이트 라이트 산화(gate light oxidation)를 실시하고, 소스/드레인 이온주입 공정으로 접합 영역(305)을 형성한 다음, 기판 전면에 버퍼(buffer) 산화막(306)을 형성한다.
이어서, 게이트 스페이서용 제1질화막을 증착한 후, 이를 비등방성 식각하여 게이트패턴(G) 측벽에 제1질화막스페이서(307)을 형성하고, 스페이서 형성을 위한 식각시에 기판의 접합영역(305) 상에 산화막 또는 질화막이 잔류하지 않도록 과도 식각(over etch)을 실시하여, 접합영역(305)의 실리콘기판을 일부두께 식각하므로써 제1트렌치(T1)을 형성한다. 스페이서 형성을 위한 식각 및 과도식각에 의해 게이트패턴(G)의 측벽에는 증착된 두께보다 얇은 두께의 제1질화막스페이서(307)가 형성되게 된다. 제1트렌치(T1)의 깊이는 10Å∼100Å사이로 진행하되, 상기 스토리지 노드 콘택 접합영역(305)의 깊이를 넘어서는 안된다. 스페이서(307)는 질화막이 아닌 다른 절연막을 사용할 수 있다.
도 7c를 참조하면, 제1트렌치(T1)가 형성된 결과물의 전면에 도펀트확산방지용 제2질화막(309a)을 형성한다. 질화막(309a)는 제1트렌치(T1)및 게이트패턴(G)을 포함하는 기판의 도포로지를 따라 일정 두께로 형성된다.
이어서, 도 7d와 같이 질화막(309a)을 비등방성 식각하여 게이트패턴(G)의 측벽과 제1트렌치(T1)의 측벽에 제2질화막스페이서(309)를 형성한다. 이때에도 과도식각을 실시하여 제2트렌치(T2)를 형성한다. 본 실시예에서 제2질화막스페이서(309)의 형성을 위한 식각시에 과도식각을 실시하지 않아 제2트렌치가 형성되지 않을 수도 있다. 단, 과도식각을 실시하여 제2트렌치를 형성하는 것이 바람직한 바, 이는 과도식각에 의해 게이트측벽에 형성되는 제2질화막스페이서의 두께가 증착두께보다 적도록 하여 게이트패턴들 사이의 공간 마진을 더욱더 넓혀주기 위한 것이다.
이어서, 도 7e와 같이, 결과물의 전면에 도핑된 폴리실리콘 또는 도핑된 에피택셜실리콘과 같은 도전층의 증착 및 연마(또는 에치백)가 이루어져 콘택 플러그(208)가 형성되게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기의 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한 , 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은, 스토리지노드 콘택 접합영역의 실리콘기판에 트렌치를 형성하고 그 트렌치 측벽에 콘택플러그로부터 접합영역으로 도펀트가 확산되는 것을 방지하는 수단을 구비시킴으로써, 접합누설전류에 의한 리프레쉬 특성 열화를 방지할 수 있다.
또한, 트렌치 형성시 메모리 셀 트랜지스터의 게이트 측벽 질화막에 대한 스페이서 식각을 적용하여 게이트패턴들 사이의 공간을 상대적으로(즉, 스페이서 식각이 없을때 보다) 크게 확보하므로써, 이 공간에 매립되는 콘택 플러그의 층덮힘 마진을 크게할 수 있다. 즉 보이드 없이 콘택 플러그를 형성할 수 있다.
도 1a는 종래기술에 따라 스토리지노드 콘택 플러그가 형성된 상태를 보여주는 메모리 소자의 셀 트랜지스터영역에 대한 단면도이다.
도 1b는 종래기술에 따라 제조된 소자에 대한 TEM 사진이다.
도 2는 본 발명에 따른 반도체 메모리 소자의 특징적인 구조를 보여주는 단면도이다.
도 3a는 본 발명에 따라 스토리지 노드 콘택 플러그가 형성된 상태를 보여주는 메모리소자의 셀 트랜지스터 영역에 대한 단면도이다.
도 3b는 본 발명에 따라 제조된 소자에 대한 TEM 사진이다.
도 4a는 본 발명에 따라 제조된 소자에서의 트렌치만의 구조를 보여주는 단면도이다.
도 4b는 도 2a의 "A" 부분에 대한 확대 단면도이다.
도 5a는 도 1a의 종래기술에 따른 소자 구조에서의 도펀트 농도의 프로파일 시뮬레이션 결과도이다.
도 5b는 도 2a의 본 발명에 따른 소자 구조에서의 도펀트 농도의 프로파일 시뮬레이션 결과도이다.
도 6는 종래기술과 본 발명을 대비한 리프레쉬 타임(tREF) 측정 시뮬레이션 결과도이다.
도 7a 내지 도 7e는 본 발명의 바람직한 실시예에 따른 메모리 소자 제조 공정 단면도이다.
도 8a 내지 도 8b는 종래기술(도8a)과 본 발명(도8b)에서의 보이드 검사 결과를 대비한 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
201 : 반도체기판 202 : 게이트절연막
203 : 게이트도전층 204 : 마스크절연막
205 : 스토리지노드 콘택 접합 영역 209 : 도펀트확산방지막
G : 게이트패턴 T : 트렌치

Claims (22)

  1. 반도체기판 상부에 형성된 게이트패턴;
    상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 형성된 콘택 접합 영역;
    상기 콘택 접합 영역의 상기 반도체기판이 일부두께 식각되어 형성된 트렌치;
    상기 트렌치 내부의 상기 반도체기판 측벽에 형성되어 콘택플러그 내의 도펀트가 아웃-디퓨젼되는 것을 방지하는 도펀트확산방지막; 및
    상기 트렌치 내부를 포함한 상기 게이트패턴 측방에 형성된 상기 콘택플러그
    를 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 도펀트확산방지막은 상기 게이트패턴 측벽에서부터 상기 트렌치 내부의 반도체기판 측벽으로 확장되어 형성된 스페이서인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 스페이서는 질화물을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 콘택접합영역은 스토리지노드 콘택접합영역인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 트렌치는 상기 콘택 접합영역보다 앝은 깊이로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 반도체기판 상부에 형성된 게이트패턴;
    상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 형성된 콘택 접합 영역;
    상기 게이트패턴 측벽에 형성된 절연막스페이서;
    상기 절연막스페이서에 의해 노출된 상기 콘택 접합 영역의 상기 반도체기판이 일부두께 식각되어 형성된 제1트렌치;
    콘택플러그의 도펀트가 확산되는 것을 방지하기 위하여 상기 절연막스페이서의 측벽과 상기 제1트렌치 내부의 상기 반도체기판 측벽에 형성되는 도펀트확산방지막;
    상기 도펀트확산방지막에 의해 노출된 상기 콘택 접합 영역의 상기 반도체기판이 식각되어 형성된 제2트렌치; 및
    상기 제1 및 제2 트레치 내부를 포함하여 상기 도펀트확산방지막 측방에 형성되는 상기 콘택플러그
    를 구비하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 절연막스페이서은 제1질화물인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 도펀트확산방지막은 제2질화물인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항 또는 제8항에 있어서,
    상기 제1질화물과 상기 게이트패턴 사이에 형성된 산화물을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 게이트패턴은 반도체기판 상에 게이트절연막, 게이트도전막 및 마스크절연막이 적층되어 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 제1 및 제2 트렌치는 상기 콘택 접합영역보다 앝은 깊이로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제6항에 있어서,
    상기 콘택접합영역은 스토리지노드 콘택접합영역인 것을 특징으로 하는 반도체 메모리 소자.
  13. 반도체기판 상부에 게이트패턴을 형성하는 단계;
    상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합 영역을 형성하는 단계;
    상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 일부 두께 식각하여트렌치를 형성하는 단계;
    상기 트렌치 내부의 상기 반도체기판 측벽에 콘택플러그 내의 도펀트가 아웃-디퓨젼되는 것을 방지하는 도펀트확산방지막을 형성하는 단계; 및
    상기 트렌치 내부를 포함한 상기 게이트패턴 측방에 상기 콘택플러그를 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  14. 제13항에 있어서,
    상기 도펀트확산방지막은 상기 게이트패턴 측벽에서부터 상기 트렌치 내부의 반도체기판 측벽으로 확장되는 스페이서로서 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 스페이서는 질화물을 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  16. 반도체기판 상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴 측방의 상기 반도체기판 표면 하부에 스토리지노드 콘택 접합 영역을 형성하는 단계;
    상기 게이트패턴 측벽에 절연막스페이서를 형성하고, 절연막스페이서에 의해 노출되는 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 일부두께 식각하여 제1트렌치를 형성하는 단계;
    콘택플러그의 도펀트가 확산되는 것을 방지하기 위하여 상기 절연막스페이서의 측벽과 상기 제1트렌치 내부의 상기 반도체기판 측벽에 도펀트확산방지막을 형성하는 단계; 및
    상기 도펀트확산방지막에 의해 노출된 상기 스토리지노드 콘택 접합 영역의 상기 반도체기판을 식각하여 제2트렌치를 형성하는 단계; 및
    상기 제1 및 제2 트레치 내부를 포함하여 상기 도펀트확산방지막 측방에 상기 콘택플러그를 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 절연막스페이서는 상기 게이트패턴이 형성된 기판 상에 절연막을 증착하고, 상기 증착된 절연막을 비등방성 식각하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  18. 제17항에 있어서,
    상기 제1트렌치는 상기 비등방성 식각시의 과도식각에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  19. 제16항에 있어서,
    상기 절연막스페이서은 제1질화물인 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  20. 제19항에 있어서,
    상기 도펀트확산방지막은 제2질화물인 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  21. 제19항 또는 제20항에 있어서,
    상기 제1질화물과 상기 게이트패턴 사이에 형성된 산화물을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  22. 제16항에 있어서,
    상기 게이트패턴은 반도체기판 상에 게이트절연막, 게이트도전막 및 마스크절연막이 적층되어 형성되는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
KR1020040050199A 2004-06-30 2004-06-30 메모리 소자 및 그 제조 방법 KR100533980B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040050199A KR100533980B1 (ko) 2004-06-30 2004-06-30 메모리 소자 및 그 제조 방법
US11/004,420 US7192825B2 (en) 2004-06-30 2004-12-03 Semiconductor memory device and method for fabricating the same
US11/673,344 US7518175B2 (en) 2004-06-30 2007-02-09 Semiconductor memory device and method for fabricating the same
US11/673,353 US7504296B2 (en) 2004-06-30 2007-02-09 Semiconductor memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040050199A KR100533980B1 (ko) 2004-06-30 2004-06-30 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100533980B1 true KR100533980B1 (ko) 2005-12-07

Family

ID=35514537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040050199A KR100533980B1 (ko) 2004-06-30 2004-06-30 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (3) US7192825B2 (ko)
KR (1) KR100533980B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869351B1 (ko) 2007-06-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533980B1 (ko) * 2004-06-30 2005-12-07 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
US8564041B2 (en) * 2006-10-20 2013-10-22 Advanced Micro Devices, Inc. Contacts for semiconductor devices
KR101107204B1 (ko) * 2008-12-29 2012-01-25 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 형성 방법
KR101697594B1 (ko) * 2010-03-03 2017-01-18 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101767107B1 (ko) * 2011-01-31 2017-08-10 삼성전자주식회사 반도체 장치의 캐패시터
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20210027622A (ko) * 2019-08-29 2021-03-11 삼성전자주식회사 집적회로 소자
CN115223943B (zh) * 2021-04-15 2024-07-02 长鑫存储技术有限公司 存储器的制作方法及存储器
US20230207637A1 (en) * 2021-12-27 2023-06-29 Nanya Technology Corporation Method for manufacturing semiconductor device structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5429978A (en) * 1994-06-22 1995-07-04 Industrial Technology Research Institute Method of forming a high density self-aligned stack in trench
JPH11186236A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp エッチング方法
EP1126169B1 (en) * 2000-02-18 2006-08-16 Calsonic Kansei Corporation Swashplate type variable-displacement compressor
US6396121B1 (en) * 2000-05-31 2002-05-28 International Business Machines Corporation Structures and methods of anti-fuse formation in SOI
KR100558041B1 (ko) * 2003-08-19 2006-03-07 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법
KR100533980B1 (ko) * 2004-06-30 2005-12-07 주식회사 하이닉스반도체 메모리 소자 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869351B1 (ko) 2007-06-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8202795B2 (en) 2007-06-28 2012-06-19 Hynix Semiconductor Inc. Method of fabricating a semiconductor device having a plug

Also Published As

Publication number Publication date
US7504296B2 (en) 2009-03-17
US7192825B2 (en) 2007-03-20
US20070128805A1 (en) 2007-06-07
US20070128795A1 (en) 2007-06-07
US20060003530A1 (en) 2006-01-05
US7518175B2 (en) 2009-04-14

Similar Documents

Publication Publication Date Title
US7518175B2 (en) Semiconductor memory device and method for fabricating the same
US7381612B2 (en) Method for manufacturing semiconductor device with recess channels and asymmetrical junctions
KR100668862B1 (ko) 리세스 채널 트랜지스터 및 그 형성방법
JP2006287191A (ja) チャネル長を増大させた半導体素子及びその製造方法
JP2002208631A (ja) 導電層を充填したトレンチ素子分離型半導体装置及びその形成方法
US7358575B2 (en) Method of fabricating SRAM device
US6903022B2 (en) Method of forming contact hole
JP3906198B2 (ja) 半導体記憶装置及びその製造方法
KR100677767B1 (ko) 메모리 소자 및 그 제조 방법
TW202243139A (zh) 動態隨機存取記憶體及其製造法方法
KR100623591B1 (ko) 메모리소자 및 그의 제조 방법
KR20020055147A (ko) 반도체 소자의 제조방법
US7700435B2 (en) Method for fabricating deep trench DRAM array
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20110001585A (ko) 반도체 소자의 게이트 패턴 및 그 형성방법
KR101012438B1 (ko) 반도체 소자의 제조방법
TWI565006B (zh) 記憶元件的製造方法
KR100444312B1 (ko) 반도체소자의미세콘택형성방법
KR20050003290A (ko) 반도체 소자의 제조 방법
KR20060000552A (ko) 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
KR20070002701A (ko) 반도체 소자의 트랜지스터 형성 방법
KR20010003287A (ko) 반도체장치 제조방법
KR20080028591A (ko) 반도체 소자의 콘택홀 형성방법
KR20070002235A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 14