KR100558041B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 게이트 가장자리의 반도체 기판에 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 저농도 불순물 영역을 형성하고 트렌치의 저면에 저농도 불순물 영역보다 얕은 깊이로 고농도 불순물 영역을 형성하여, 저농도 불순물 영역 및 고농도 불순물 영역으로 이루어진 소오스/드레인을 형성함으로써, 고전압에서도 안정된 동작 특성을 확보하면서 트랜지스터의 사이즈를 감소시켜 회로의 신뢰성 및 소자의 집적도를 향상시킬 수 있다.
트랜지스터, 고전압, VDMOS, 집적도
Description
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터의 구조를 설명하기 위한 소자의 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터의 구조를 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 웰
103, 203 : 소자 분리막 104, 207 : 게이트 산화막
105, 208 : 게이트 205 : 드리프트 정션
106, 209 : 절연막 스페이서 206 : 트렌치
107, 211a : 소오스 108, 211b : 드레인
107a, 108a, 204 : 저농도 불순물 영역
107b, 108b, 210 : 고농도 불순물 영역
109 : 웰 접합부 212 : 층간 절연막
213 : 콘택 플러그 214 : 금속 배선
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 고전압 동작에 적합한 VDMOS(Vertical Diffused MOS) 구조로 이루어진 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 소자에 사용되는 트랜지스터는 일반 트랜지스터와는 다른 구조로 제조된다. 예를 들면, 트랜지스터가 고전압에서 안정적으로 동작할 수 있도록, 트랜지스터를 EDMOS(Extended Drain MOS) 또는 LDMOS(Lateral Diffused MOS) 구조로 제조한다. 이 중에서, LDMOS 구조의 트랜지스터(이하, 'LDMOS 트랜지스터'라 함)를 설명하면 다음과 같다.
도 1은 종래 기술에 따른 고전압 트랜지스터의 구조를 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, LDMOS 트랜지스터는 게이트 산화막(104), 게이트(105), 게이트(105) 측벽에 형성된 절연막 스페이서(106), 소오스(107) 및 드레인(108)을 포 함한다. 이때, 소오스 및 드레인(107 및 108)은 각각 저농도 불순물 영역(107a 및 108a)과 고농도 불순물 영역(107b 및 108b)으로 이루어진다. 미설명된 도면 부호 102는 웰이고, 103은 소자 분리막이고, 109는 웰 접합부이다.
여기서, 편의상 LDMOS 트랜지스터의 크기(LLDMOS)를 소오스(107)에 포함된 고농도 불순물 영역(107b)의 가장 자리로부터 드레인(108)에 포함된 고농도 불순물 영역(108b)의 가장 자리까지로 가정하면, LDMOS 트랜지스터의 크기(LLDMOS)는 하기의 수학식 1과 같다.
여기서, LDMOS 트랜지스터가 고전압에서도 안정적으로 동작할 수 있도록 하기 위해서는 저농도 불순물 영역(107a 및 108a)을 수평 방향(Horizontal Direction)으로 확장시켜야 하기 때문에, 트랜지스터의 사이즈가 증가하게 된다. 예를 들어, LDMOS 트랜지스터가 약 40V에서도 안정적으로 동작되도록 하기 위해서는, LD는 최소 1.5um가 되어야 하고 LGATE1는 최소 3um가 되어야 한다. 이때, LDO
가 0.5um라고 가정하면, LDMOS 트랜지스터의 사이즈는 7um가 된다.
채널 폭(LGATE1)의 폭을 감소시키면 LDMOS 트랜지스터의 사이즈를 줄일 수 있지만, 채널 폭(LGATE1)이 감소되면 숏 채널 이펙트(Short Channel Effect)에 의해 트랜지스터의 전기적 특성이 저하될 수 있다.
이러한 이유로, 종래의 LDMOS 트랜지스터는 고집적 회로에 적용하기가 어려우며, 특히 SOC(System On Chip)를 구현하기가 어려운 문제점이 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트랜지스터 및 그 제조 방법은 게이트 가장자리의 반도체 기판에 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 저농도 불순물 영역을 형성하고 트렌치의 저면에 저농도 불순물 영역보다 얕은 깊이로 고농도 불순물 영역을 형성하여, 저농도 불순물 영역 및 고농도 불순물 영역으로 이루어진 소오스/드레인을 형성함으로써, 고전압에서도 안정된 동작 특성을 확보하면서 트랜지스터의 사이즈를 감소시켜 회로의 신뢰성 및 소자의 집적도를 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 반도체 기판의 소정 영역에 형성된 게이트 산화막과, 게이트 산화막 상에 형성된 게이트와, 게이트 양쪽 가장 자리에 형성된 트렌치, 및 트렌치의 측벽 및 저면에 형성된 소오스/드레인 을 포함한다.
상기에서, 게이트의 측벽에 형성된 절연막 스페이서가 더 포함될 수 있으며, 절연막 스페이서는 트렌치의 측벽까지 형성될 수 있다.
소오스/드레인은, 트렌치의 측벽 및 저면에 형성된 저농도 불순물 영역, 및 트렌치의 저면에 형성된 고농도 불순물 영역으로 이루어진다.
게이트 하부의 반도체 기판에는 문턱 전압을 조절하기 위하여 형성된 드리프트 정션이 더 포함될 수 있다.
본 발명의 실시에에 따른 반도체 소자의 트랜지스터 제조 방법은 활성 영역에는 웰이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 반도체 기판의 소오스/드레인 영역에 저농도 불순물 영역을 형성하는 단계와, 소자 분리막과 인접하도록 저농도 불순물 영역의 반도체 기판에 트렌치를 형성하는 단계와, 트렌치 사이의 반도체 기판 상에 게이트 산화막 및 게이트를 순차적으로 형성하는 단계, 및 트렌치의 저면에 고농도 불순물 영역을 형성하여 저농도 불순물 영역 및 고농도 불순물 영역으로 이루어진 소오스/드레인을 형성하는 단계를 포함한다.
트렌치는 저농도 불순물 영역보다 얕은 깊이로 형성되며, 저농도 불순물 영역의 폭보다 5um 이하의 좁은 폭으로 형성되는 것이 바람직하다.
게이트 산화막을 형성하기 전에, 저농도 불순물 영역 사이의 반도체 기판에 문턱 전압을 조절하기 위한 드리프트 정션을 형성하는 단계를 더 포함할 수 있다.
고농도 불순물 영역을 형성하기 전에, 전체 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 게이트의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터의 구조를 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 소정 영역에 적층 구조로 형성된 게이트 산화막(207) 및 게이트(208)와, 게이트(208) 양쪽 가장자리에 형성된 트렌치(206), 트렌치(206)의 측벽 및 저면에 형성된 소오 스 및 드레인(211a 및 211b)을 포함한다.
상기에서, 소오스 및 드레인(211a 및 211b)은 트렌치(206)의 측벽 및 저면에 형성된 저농도 불순물 영역(204)과, 트렌치(206)의 저면에만 형성된 고농도 불순물 영역(210)을 포함하는 구조로 이루어진다.
한편, 게이트(208)의 측벽에는 절연막 스페이서(209)가 더 형성될 수 있으며, 절연막 스페이서(209)는 트렌치(206)의 양 측벽까지 형성될 수도 있다.
그리고, 트랜지스터의 문턱 전압을 조절하기 위하여 게이트(208) 하부의 반도체 기판(201)에 형성된 드리프트 정션(Drift junction; 205)이 더 포함될 수 있다. 문턱 전압 이온주입층과 같은 드리프트 정션(205)이 구비됨으로써, 트랜지스터의 채널 폭을 보다 더 좁힐 수 있어 소자의 집적도를 향상시킬 수 있다.
상기의 구조로 이루어진 본 발명의 실시예에 따른 VDMOS 트랜지스터의 사이즈를 종래 기술에 따른 LDMOS 트랜지스터와 비교해보면 다음과 같다.
도 1에서 LDMOS 트랜지스터의 크기를 정의한 것과 마찬가지로, 편의상 VDMOS 트랜지스터의 크기(LVDMOS)를 소오스(211a)에 포함된 고농도 불순물 영역(210)의 가장 자리로부터 드레인(211b)에 포함된 고농도 불순물 영역(210)의 가장 자리까지로 가정하면, VDMOS 트랜지스터의 크기(LVDMOS)는 하기의 수학식 2와 같다.
수학식 2를 참조하면, 본 발명의 실시예에 따른 VDMOS 트랜지스터는 고농도 불순물 영역(210)과 게이트(208)가 수평으로는 인접하고 수직으로만 떨어져 있기 때문에, 고농도 불순물 영역의 가장자리로부터 게이트 가장자리까지의 거리(LD)는 VDMOS 트랜지스터의 사이즈에 영향을 주지 않는다.
여기서, 수학식 1 및 수학식 2를 참조하여 종래의 LDMOS 트랜지스터와 본 발명의 VDMOS 트랜지스터의 사이즈 차이를 비교해보면, 차이(
)는 다음의 수학식 3과 같다.
수학식 3을 참조하면, VDMOS 트랜지스터가 약 40V에서도 안정적으로 동작되도록 하기 위해서는, 종래와 마찬가지로, LD가 최소 1.5um가 되어야 한다. 그리고, LGATE2는 드리프트 정션(205)에 의해 LDMOS 트랜지스터보다 좁은 2um가 되므로, LDMOS 트랜지스터와 본 발명의 VDMOS 트랜지스터의 사이즈 차이(
)는 4um가 된다. 즉, 본 발명의 VDMOS 트랜지스터를 종래의 LDMOS 트랜지스터보다 4um정도 더 축소시킬 수 있다.
상기의 구조로 이루어진 VDMOS 트랜지스터의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 3a를 참조하면, 반도체 기판(201)의 활성 영역에는 웰(202)을 형성한다.
여기서, N채널 트랜지스터가 형성되는 영역에는 보론(Boron; B)이 주입된 트리플 N웰과 인(Phosphorus; P)이 주입된 P웰로 이루어진 트리플 웰 구조로 웰(202)을 형성되고, P채널 트랜지스터가 형성되는 영역에는 인이 주입된 N웰로 웰(202)을 형성할 수 있다. 상기와 같이, 불순물을 주입한 후에는, 2차 확산(Drive-in)이 이루어지도록 열처리 공정을 실시한다.
이어서, 활성 영역에서 소오스/드레인이 형성될 영역에는 저농도 불순물 영역(204)을 형성한다. 이때, N채널 트랜지스터를 형성하는 경우 As를 주입하여 저농도 불순물 영역(204)을 형성할 수 있으며, P채널 트랜지스터를 형성하는 경우 BF2를 주입하여 저농도 불순물 영역(204)을 형성할 수 있다. 불순물을 주입한 후에는, 불순물이 수직으로 확산된 소오스/드레인(Vertical Diffused Source/Drain)을 형성하 기 위하여, 2차 확산(Drive-in)이 이루어지도록 열처리 공정을 실시한다.
한편, 도면에서는 저농도 불순물 영역(204)이 소오스 및 드레인이 형성될 영역 모두에 형성이 되어 있지만, 드레인이 형성될 영역에만 저농도 불순물 영역(204)을 형성할 수도 있다.
계속해서, 트랜지스터의 문턱 전압을 조절하기 위하여 저농도 불순물 영역(204) 사이의 채널 영역의 일부에 드리프트 정션(205)을 형성한다. N채널 트랜지스터의 경우에는 BF2를 주입하여 드리프트 정션(205)을 형성하고, P채널 트랜지스터의 경우에는 As를 주입하여 드리프트 정션(205)을 형성할 수 있다. 이렇게, 불순물을 주입한 후에는, 2차 확산(Drive-in)이 이루어지도록 열처리 공정을 실시하여 트랜지스터가 고전압에서도 안정적으로 동작할 수 있을 정도의 깊이로 드리프트 정션(205)을 형성한다.
이후, STI(Shallow Trench Isolation) 공정으로 소자 분리 영역에 트렌치를 형성한 후, 절연 물질로 트렌치를 매립하여 소자 분리막(203)을 형성한다.
도 3b를 참조하면, 저농도 불순물 영역(204)의 일부 영역을 식각하여 트렌치(206)를 형성한다. 이때, 트렌치(206)는 저농도 불순물 영역(204)보다 얕은 깊이로 형성하며, 소자 분리막(203)과 인접하도록 형성하는 것이 바람직하다.
상기에서, 트렌치(206)는 저농도 불순물 영역(204)보다 좁은 폭으로 형성되는데, 저농도 불순물 영역(204)의 식각되지 않은 부분의 폭을 동작 전압에 적합하도록 설정하는 것이 바람직하다. 예를 들면, 저농도 불순물 영역(204)보다 0.5um 정도 좁은 폭으로 트렌치(206)를 형성하여, 후속 공정에서 형성될 게이트와 저농도 불순물 영역(204)이 반도체 기판(201)의 표면에서 중첩되는 정도를 0.5um 이하로 조절하는 것이 바람직하다. 한편, 트렌치(206)의 깊이는 동작 전압과 전기장의 분산을 고려하여 결정할 수 있으며, 동작 전압이 약 40V인 경우 트렌치(206)의 깊이를 1um 내지 2um로 설정하는 것이 바람직하다.
도 3c를 참조하면, 트렌치(206)가 형성되지 않는 반도체 기판(201)의 활성 영역 상부에 게이트 산화막(207) 및 게이트(208)를 순차적으로 형성한다. 이때, 게이트 산화막(207)의 두께는 동작 전압에 따라 결정한다. 한편, 게이트(208)는 폴리실리콘으로 형성할 수 있으며, 저농도 불순물 영역(204)과 약 5um 이내로 중첩된다.
도 3d를 참조하면, 전체 상부에 절연막을 형성한 후, 건식각 공정을 실시하여 절연막 스페이서(209)를 형성한다. 여기서, 절연막은 HLD(High Pressure Low temperature Decomposition) 산화물로 형성하는 것이 바람직하다. 한편, 절연막 스페이서(209)는 트렌치(206)가 형성된 상태에서 형성되기 때문에, 트렌치(206)의 측벽에도 절연막 스페이서(209)가 형성된다.
도 3e를 참조하면, 저농도 불순물 영역(204)을 형성하기 위하여 주입한 불순물의 농도보다 고농도로 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역(210)을 형성한다. 이때, N채널 트랜지스터를 형성하는 경우 As를 주입하여 고농도 불순물 영역(210)을 형성할 수 있으며, P채널 트랜지스터를 형성하는 경우 BF2
를 주입하여 고농도 불순물 영역(210)을 형성할 수 있다. 불순물을 주입한 후에는, 주입된 불순물이 활성화되도록 열처리 공정을 실시한다.
한편, 고농도의 불순물 이온주입 공정은 게이트(206)와 트렌치(206)의 저면이 노출된 상태에서 실시되기 때문에, 고농도 불순물 영역(210)이 트렌치(206)의 저면에만 자기 정렬(Self-Align) 방식으로 형성되며, 고농도의 불순물은 게이트(206)로도 주입된다.
이로써, 트렌치(206)의 측벽 및 저면에 형성된 저농도 불순물 영역(204)과, 트렌치(206)의 저면에만 형성된 고농도 불순물 영역(210)으로 이루어진 소오스 및 드레인(211a 및 211b)이 형성된다.
상기의 공정을 통해, 본 발명의 실시예에 따른 VDMOS 트랜지스터가 제조 된다.
도 3f를 참조하면, 전체 상부에 층간 절연막(212)을 형성한 후, 소오스/드레인(211a 및 211b)을 포함한 반도체 기판(201)의 접합부가 노출되도록 식각 공정으로 층간 절연막(212)에 콘택홀을 형성한다. 이어서, 콘택홀을 전도성 물질로 매립하여 콘택 플러그(213)를 형성한 후, 콘택 플러그(213)를 포함한 층간 절연막(212) 상에 소정의 패턴을 금속 배선(214)을 형성한다. 이때, 콘택 플러그는 폴리실리콘이나 텅스텐과 같은 전도성 물질로 형성할 수 있다.
상기의 방법으로 형성된 VDMOS 트랜지스터를 살펴보면, 수직(Vertical) 방향으로 형성된 저농도 불순물 영역(204)과 드레인(211b) 상에 형성된 콘택 플러그(213) 사이에서 전기장이 분산되는 효과를 얻을 수 있다. 만약에 수직으로 형성된 저농도 불순물 영역(204)이 없다면, 드레인(211b)으로 인가된 전압이 고농도 불순물 영역(210)과 수평선상의 저농도 불순물 영역(204)의 모서리에 집중되는 문제점이 발생될 수 있다.
또한, VDMOS 구조가 아니고 게이트(208)가 이들과 수평선상에 형성되면, 전기장이 집중되면서 저농도 불순물 영역(204)의 모서리와 게이트(208) 가장자리 사이에 걸리게 되기 때문에, 게이트 산화막 브레이크 다운이 매우 낮은 전압에서 일어나게 되어 고전압 본연의 목적에 부적합하게 된다.
또 한 가지, 수직 확산된(Vertical Diffused) 드리프트 정션(Drift junction; 205)은 낮은 도핑 농도로 인해 Distributed Resistance를 갖는 저항체가 되어 드레인에 인가한 전압을 강하시키는 역할을 하면서 고전압 동작을 돕는다.
상술한 바와 같이, 본 발명은 게이트 가장자리의 반도체 기판에 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 저농도 불순물 영역을 형성하고 트렌치의 저면에 저농도 불순물 영역보다 얕은 깊이로 고농도 불순물 영역을 형성하여, 저농도 불순물 영역 및 고농도 불순물 영역으로 이루어진 소오스/드레인을 형성함으로써, 고전압에서도 안정된 동작 특성을 확보하면서 트랜지스터의 사이즈를 감소시켜 회로의 신뢰성 및 소자의 집적도를 향상시킬 수 있다.
Claims (10)
- 반도체 기판의 일정영역에 형성되는 소자분리막;상기 소자분리막이 형성되지 않은 활성영역 반도체 기판의 일영역상에 형성된 게이트;상기 게이트 양측 활성영역의 반도체 기판에 형성된 트렌치;상기 트렌치 측면 및 저면의 반도체 기판 표면내에 형성는 저농도 소오스 및 드레인 영역;상기 트렌치 저면의 저농도 소오스 및 드레인 영역내에 형성된 고농도 소오스 및 드레인 영역; 및상기 게이트 하부의 반도체 기판에 문턱 전압을 조절하기 위하여 형성된 드리프트 정션을 포함하는 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,상기 게이트의 측벽에 형성된 절연막 스페이서를 더 포함하는 반도체 소자의 트랜지스터.
- 제 2 항에 있어서,상기 절연막 스페이서가 상기 트렌치의 측벽까지 형성된 반도체 소자의 트랜지스터.
- 삭제
- 삭제
- 반도체 기판에 소자분리막을 형성하여 반도체 기판을 활성영역과 필드 영역으로 구분하는 단계;상기 반도체 기판의 소오스/드레인 영역에 저농도 소오스 및 드레인 영역을 형성하는 단계;상기 저농도 소오스 영역과 저농도 드레인 영역내에 상기 소자분리막과 인접하도록 트렌치들을 형성하는 단계;상기 저농도 소오스 영역과 저농도 드레인 영역 사이의 상기 반도체 기판에 문턱 전압을 조절하기 위한 드리프트 정션을 형성하는 단계;상기 트렌치들 사이의 상기 반도체 기판 상에 게이트를 형성하는 단계; 및상기 트렌치의 저면의 저농도 소오스 및 드레인 영역내에 고농도 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 트렌치는 상기 저농도 소오스 및 드레인 영역보다 얕은 깊이로 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제 6 항에 있어서,상기 트렌치는 상기 저농도 소오스 및 드레인 영역의 폭보다 5um 이하의 좁은 폭으로 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 제 6 항에 있어서, 상기 고농도 소오스 및 드레인 영역을 형성하기 전에,전체 상부에 절연막을 형성한 후 전면 식각 공정을 실시하여 상기 게이트의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
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