JP2705254B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2705254B2 JP2705254B2 JP1296687A JP29668789A JP2705254B2 JP 2705254 B2 JP2705254 B2 JP 2705254B2 JP 1296687 A JP1296687 A JP 1296687A JP 29668789 A JP29668789 A JP 29668789A JP 2705254 B2 JP2705254 B2 JP 2705254B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- gate electrode
- forming
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に半導体素子内の導電性領域
の構造とその製造方法に関する。
の構造とその製造方法に関する。
近年、シリコン半導体集積回路の高集積化や高速化に
伴ってゲート電極におけるゲート長の短縮が盛んに行わ
れているが、ゲート長が短縮するに従って半導体素子に
LDD（Lightly Doped Drain）構造が用いられるようにな
ってきた。例えば、斉藤和之等により“新構造短チャネ
ルMOSFET"電子通信学会総合全国大会誌,1978,pp.2−10
において発表された。第２図はLDD構造の半導体素子を
示す略図である。図において、11はＰ型シリコン基板、
12は素子分離絶縁膜、13はゲート絶縁膜、14は閾値制御
不純物、15はゲート電極、16は低濃度不純物拡散領域、
17はサイドスペーサー（絶縁膜）、18は高濃度不純物拡
散領域である。
伴ってゲート電極におけるゲート長の短縮が盛んに行わ
れているが、ゲート長が短縮するに従って半導体素子に
LDD（Lightly Doped Drain）構造が用いられるようにな
ってきた。例えば、斉藤和之等により“新構造短チャネ
ルMOSFET"電子通信学会総合全国大会誌,1978,pp.2−10
において発表された。第２図はLDD構造の半導体素子を
示す略図である。図において、11はＰ型シリコン基板、
12は素子分離絶縁膜、13はゲート絶縁膜、14は閾値制御
不純物、15はゲート電極、16は低濃度不純物拡散領域、
17はサイドスペーサー（絶縁膜）、18は高濃度不純物拡
散領域である。
LDD構造の半導体素子を製造する際、低濃度不純物拡
散領域を形成するため絶縁性物質で形成されるサイドス
ペーサーが必要であるが、従来は第２図に示すように、
サイドスペーサー17はシリコン基板11の表面に形成して
いるため、サイドスペーサー17は低濃度不純物拡散領域
16の横巾に相当する幅のものが必要となり、その設置ス
ペースが広くなってしまい、サイドスペーサーが素子の
微細化の妨げとなる。
散領域を形成するため絶縁性物質で形成されるサイドス
ペーサーが必要であるが、従来は第２図に示すように、
サイドスペーサー17はシリコン基板11の表面に形成して
いるため、サイドスペーサー17は低濃度不純物拡散領域
16の横巾に相当する幅のものが必要となり、その設置ス
ペースが広くなってしまい、サイドスペーサーが素子の
微細化の妨げとなる。
本発明の目的は上記問題点を解消した半導体装置及び
その製造方法を提供することにある。
その製造方法を提供することにある。
上記目的を達成するため、本発明に係る半導体装置
は、導電性領域が高濃度不純物拡散領域とゲート電極近
傍の低濃度不純物拡散領域とによって構成される半導体
装置において、前記高濃度不純物拡散領域と前記低濃度
不純物拡散領域とを前記ゲート電極より隔絶する絶縁膜
を、前記ゲート電極の側壁に沿って立上る前記拡散領域
の界面に沿わせて有し、前記拡散領域下部に該当する深
さのパンチスルー防止拡散層を基板内に有するものであ
る。
は、導電性領域が高濃度不純物拡散領域とゲート電極近
傍の低濃度不純物拡散領域とによって構成される半導体
装置において、前記高濃度不純物拡散領域と前記低濃度
不純物拡散領域とを前記ゲート電極より隔絶する絶縁膜
を、前記ゲート電極の側壁に沿って立上る前記拡散領域
の界面に沿わせて有し、前記拡散領域下部に該当する深
さのパンチスルー防止拡散層を基板内に有するものであ
る。
また、本発明に係る半導体装置の製造方法は、素子分
離絶縁膜間に位置する半導体基板の素子形成領域表面上
にゲート絶縁膜を形成する工程と、 前記素子形成領域に位置する基板内にパンチスルー防
止拡散層を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとしてエッチング加工するこ
とにより、ゲート電極部分を除いた半導体基板の素子形
成領域表面を所定深さ位置まで掘下げる工程と、 前記ゲート電極の側壁を含み、前記エッチング加工に
よるエッチング側壁に絶縁膜を形成する工程と、 前記絶縁膜に沿う半導体基板の素子形成領域表面にイ
オン注入による低濃度不純物拡散領域の形成を行う工程
と、 エッチング加工により、ゲート電極の側壁及び半導体
基板の掘下げられた領域の側壁にのみ前記絶縁膜を残す
工程と、 前記半導体基板の掘下げられた領域内で単結晶の結晶
成長を行い、その単結晶にイオン注入して高濃度不純物
拡散領域を形成する工程とを含むものである。
離絶縁膜間に位置する半導体基板の素子形成領域表面上
にゲート絶縁膜を形成する工程と、 前記素子形成領域に位置する基板内にパンチスルー防
止拡散層を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとしてエッチング加工するこ
とにより、ゲート電極部分を除いた半導体基板の素子形
成領域表面を所定深さ位置まで掘下げる工程と、 前記ゲート電極の側壁を含み、前記エッチング加工に
よるエッチング側壁に絶縁膜を形成する工程と、 前記絶縁膜に沿う半導体基板の素子形成領域表面にイ
オン注入による低濃度不純物拡散領域の形成を行う工程
と、 エッチング加工により、ゲート電極の側壁及び半導体
基板の掘下げられた領域の側壁にのみ前記絶縁膜を残す
工程と、 前記半導体基板の掘下げられた領域内で単結晶の結晶
成長を行い、その単結晶にイオン注入して高濃度不純物
拡散領域を形成する工程とを含むものである。
また、本発明の半導体装置は、素子分離絶縁膜間に位
置する半導体基板の素子形成領域表面上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとしてエッチ
ング加工することにより、ゲート電極部分を除いた半導
体基板の素子形成領域表面を所定深さ位置まで掘下げる
工程と、前記ゲート電極の側壁を含み、前記エッチング
加工によるエッチング側壁に絶縁膜を形成する工程と、
前記絶縁膜に沿う半導体基板の素子形成領域表面にイオ
ン注入による低濃度不純物拡散領域の形成を行う工程
と、エッチング加工により、ゲート電極の側壁及び半導
体基板の掘下げられた領域の側壁にのみ前記絶縁膜を残
す工程と、前記半導体基板の掘下げられた領域内で単結
晶の結晶成長を行い、その単結晶にイオン注入して高濃
度不純物拡散領域を形成する工程とを含む製造方法によ
って得られる。
置する半導体基板の素子形成領域表面上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとしてエッチ
ング加工することにより、ゲート電極部分を除いた半導
体基板の素子形成領域表面を所定深さ位置まで掘下げる
工程と、前記ゲート電極の側壁を含み、前記エッチング
加工によるエッチング側壁に絶縁膜を形成する工程と、
前記絶縁膜に沿う半導体基板の素子形成領域表面にイオ
ン注入による低濃度不純物拡散領域の形成を行う工程
と、エッチング加工により、ゲート電極の側壁及び半導
体基板の掘下げられた領域の側壁にのみ前記絶縁膜を残
す工程と、前記半導体基板の掘下げられた領域内で単結
晶の結晶成長を行い、その単結晶にイオン注入して高濃
度不純物拡散領域を形成する工程とを含む製造方法によ
って得られる。
半導体素子内の導電性領域を形成する高濃度不純物拡
散領域と低濃度不純物拡散領域の界面一部に絶縁膜を有
することにより、ドレイン部での高電界が緩和されホッ
トエレクトロン問題が解消し、LDD構造の半導体素子と
同等の特性が得られ、しかも、前記絶縁膜のスペースを
可及的極小にすることが可能となり、素子の微細化が図
れるという利点がある。
散領域と低濃度不純物拡散領域の界面一部に絶縁膜を有
することにより、ドレイン部での高電界が緩和されホッ
トエレクトロン問題が解消し、LDD構造の半導体素子と
同等の特性が得られ、しかも、前記絶縁膜のスペースを
可及的極小にすることが可能となり、素子の微細化が図
れるという利点がある。
以下、本発明の一実施例を図面を用いて説明する。
第１図は本発明の一実施例を示す模式的断面図であ
る。
る。
図において、本発明に係る半導体装置においては、素
子の分離絶縁膜2,2に囲まれたＰ型シリコン基板１の素
子形成領域表面にゲート絶縁膜３を介してゲート電極６
が形成してあり、ゲート絶縁膜３に連らなる絶縁膜７が
ゲート電極６の側壁を覆うとともに、その下端がＰ型シ
リコン基板１の表面凹部1a内に延設してある。さらに、
基板１の凹部1aの底部及び絶縁膜７の立上り部内側に沿
って低濃度不純物拡散領域８が形成され、低濃度不純物
拡散領域８及び絶縁膜７並びに素子分離絶縁膜２によっ
て取囲まれた基板１の凹部1a内に高濃度不純物拡散領域
９が形成してある。４はパンチスルー防止不純物、５は
閾値制御不純物である。
子の分離絶縁膜2,2に囲まれたＰ型シリコン基板１の素
子形成領域表面にゲート絶縁膜３を介してゲート電極６
が形成してあり、ゲート絶縁膜３に連らなる絶縁膜７が
ゲート電極６の側壁を覆うとともに、その下端がＰ型シ
リコン基板１の表面凹部1a内に延設してある。さらに、
基板１の凹部1aの底部及び絶縁膜７の立上り部内側に沿
って低濃度不純物拡散領域８が形成され、低濃度不純物
拡散領域８及び絶縁膜７並びに素子分離絶縁膜２によっ
て取囲まれた基板１の凹部1a内に高濃度不純物拡散領域
９が形成してある。４はパンチスルー防止不純物、５は
閾値制御不純物である。
この構成により、本発明は高濃度不純物拡散領域９と
低濃度不純物拡散領域８をゲート電極６より隔絶する絶
縁膜７を、ゲート電極６の側壁に沿って立上る両拡散領
域8,9の界面に沿って有することとなる。したがって、
本発明によれば、シリコン基板１の表面のうちゲート電
極６を除いた部分に形成した凹部1aの立上り側壁に沿っ
て絶縁膜７を配置して低濃度不純物拡散領域８を形成す
るに必要な長さを上下方向で確保することができること
となり、該絶縁膜７の横方向寸法を可及的極小として素
子の微細化が可能となる。
低濃度不純物拡散領域８をゲート電極６より隔絶する絶
縁膜７を、ゲート電極６の側壁に沿って立上る両拡散領
域8,9の界面に沿って有することとなる。したがって、
本発明によれば、シリコン基板１の表面のうちゲート電
極６を除いた部分に形成した凹部1aの立上り側壁に沿っ
て絶縁膜７を配置して低濃度不純物拡散領域８を形成す
るに必要な長さを上下方向で確保することができること
となり、該絶縁膜７の横方向寸法を可及的極小として素
子の微細化が可能となる。
第３図（ａ），（ｂ），（ｃ），（ｄ）は本発明の半
導体装置の製造方法を工程順に示した模式図である。第
３図（ａ）において、Ｐ型シリコン基板21上にシリコン
酸化膜からなる素子分離絶縁膜22を形成して、続いて基
板21の素子形成領域表面にゲート絶縁膜23を形成する。
次に、イオン注入法を用いてパンチスルー防止不純物24
としてボロンを注入する。続いて、閾値制御不純物25と
してイオン注入法を用いてボロンの注入を行う。次に、
燐を熱拡散法により拡散したポリシリコンからなるゲー
ト電極26をゲート絶縁膜23上にドライエッチング法を用
いて加工形成する。次に、第３図（ｂ）において、導電
性領域となるシリコン基板21の素子形成領域表面を破線
27より28の矢印まで塩素のRIE技術を用いて1500Å掘下
げる。続いて第３図（ｃ）において、導電性領域の高濃
度不純物拡散領域と低濃度不純物拡散領域を隔絶する絶
縁膜29としてCVD法を用いてシリコン窒化膜を基板21の
掘下げられた凹部21aの底部及び立上り側壁並びにゲー
ト電極24の側壁上に150Å堆積形成し、続いてシリコン
基板21の表面に45度の角度から燐のイオン注入を行い低
濃度不純物拡散領域30の絶縁膜29に沿って形成する。次
に、第３図（ｄ）において、CF4ガスを用いたRIE技術を
用い前記堆積したシリコン窒化膜30の全面エッチングを
行いゲート電極側壁及び塩素のドライエッチング法を用
いて掘下げた領域の側壁のみにシリコン窒化膜29を残
す。続いてSiH4とHClを用いたシリコンの選択エピタキ
シャル法を用いて高濃度不純物拡散領域となる領域に31
の矢印まで1500Åのシリコンの結晶成長を行い、続いて
イオン注入法を用いて結晶成長した単結晶シリコン31に
燐のイオン注入32を行い高濃度不純物拡散領域33を形成
することにより第１図の構造を得る。
導体装置の製造方法を工程順に示した模式図である。第
３図（ａ）において、Ｐ型シリコン基板21上にシリコン
酸化膜からなる素子分離絶縁膜22を形成して、続いて基
板21の素子形成領域表面にゲート絶縁膜23を形成する。
次に、イオン注入法を用いてパンチスルー防止不純物24
としてボロンを注入する。続いて、閾値制御不純物25と
してイオン注入法を用いてボロンの注入を行う。次に、
燐を熱拡散法により拡散したポリシリコンからなるゲー
ト電極26をゲート絶縁膜23上にドライエッチング法を用
いて加工形成する。次に、第３図（ｂ）において、導電
性領域となるシリコン基板21の素子形成領域表面を破線
27より28の矢印まで塩素のRIE技術を用いて1500Å掘下
げる。続いて第３図（ｃ）において、導電性領域の高濃
度不純物拡散領域と低濃度不純物拡散領域を隔絶する絶
縁膜29としてCVD法を用いてシリコン窒化膜を基板21の
掘下げられた凹部21aの底部及び立上り側壁並びにゲー
ト電極24の側壁上に150Å堆積形成し、続いてシリコン
基板21の表面に45度の角度から燐のイオン注入を行い低
濃度不純物拡散領域30の絶縁膜29に沿って形成する。次
に、第３図（ｄ）において、CF4ガスを用いたRIE技術を
用い前記堆積したシリコン窒化膜30の全面エッチングを
行いゲート電極側壁及び塩素のドライエッチング法を用
いて掘下げた領域の側壁のみにシリコン窒化膜29を残
す。続いてSiH4とHClを用いたシリコンの選択エピタキ
シャル法を用いて高濃度不純物拡散領域となる領域に31
の矢印まで1500Åのシリコンの結晶成長を行い、続いて
イオン注入法を用いて結晶成長した単結晶シリコン31に
燐のイオン注入32を行い高濃度不純物拡散領域33を形成
することにより第１図の構造を得る。
以下実施例では、ゲート電極は燐を熱拡散したポリシ
リコンを用いたが、ゲート電極として用いることができ
る低抵抗材料であれば燐拡散を行ったポリシリコンに限
らず、例えば高融点金属や高融点金属とのポリサイド構
造でも構わない。また、導電性領域となる領域を塩素の
RIE技術を用いて掘下げたが、異方的なエッチング形状
が得られれば塩素のRIEに限らず、例えば臭素を用いたR
IEや塩素ガスを用いたECRによるエッチングが有望であ
る。また、低濃度不純物拡散領域を形成する際、燐の斜
めイオン注入を用いて不純物の導入を行っているが、側
壁に不純物が導入されれば斜めイオン注入に限らず、例
えばPSG（燐ガラス）を高濃度不純物拡散領域と低濃度
不純物拡散領域を隔絶する絶縁膜29を用い熱処理を行え
ば燐の斜めイオン注入を行ったときと同等の効果が得ら
れる。さらに、低濃度不純物拡散領域の不純物は燐を用
いているが、砒素を用いても実施できる。また、高濃度
不純物拡散領域の形成にシリコンの選択エピタキシャル
成長を行った後、燐のイオン注入を行い形成している
が、結晶成長を行いながら不純物を導入するドープトエ
ピタキシャル成長も有望である。
リコンを用いたが、ゲート電極として用いることができ
る低抵抗材料であれば燐拡散を行ったポリシリコンに限
らず、例えば高融点金属や高融点金属とのポリサイド構
造でも構わない。また、導電性領域となる領域を塩素の
RIE技術を用いて掘下げたが、異方的なエッチング形状
が得られれば塩素のRIEに限らず、例えば臭素を用いたR
IEや塩素ガスを用いたECRによるエッチングが有望であ
る。また、低濃度不純物拡散領域を形成する際、燐の斜
めイオン注入を用いて不純物の導入を行っているが、側
壁に不純物が導入されれば斜めイオン注入に限らず、例
えばPSG（燐ガラス）を高濃度不純物拡散領域と低濃度
不純物拡散領域を隔絶する絶縁膜29を用い熱処理を行え
ば燐の斜めイオン注入を行ったときと同等の効果が得ら
れる。さらに、低濃度不純物拡散領域の不純物は燐を用
いているが、砒素を用いても実施できる。また、高濃度
不純物拡散領域の形成にシリコンの選択エピタキシャル
成長を行った後、燐のイオン注入を行い形成している
が、結晶成長を行いながら不純物を導入するドープトエ
ピタキシャル成長も有望である。
以上のように本発明によれば、ゲート長が短縮される
に従い発生した半導体素子特性の劣化を回復することが
でき信頼性を向上できる。また、半導体素子の微細化が
図れる利点がある。
に従い発生した半導体素子特性の劣化を回復することが
でき信頼性を向上できる。また、半導体素子の微細化が
図れる利点がある。
第１図は本発明における半導体装置の構造を示す模式的
断面図、第２図は従来例を示す模式図、第３図（ａ），
（ｂ），（ｃ），（ｄ）は本発明の製造工程を説明する
模式図である。 1,11,21……Ｐ型シリコン基板 2,12,22……素子分離絶縁膜 3,13,23……ゲート絶縁膜 4,24……パンチスルー防止不純物 5,14,25……閾値制御不純物 6,15,26……ゲート電極 7,29……高濃度不純物拡散領域と低濃度不純物拡散領域
を隔絶する絶縁膜 17……絶縁膜（サイドスペーサー） 8,16,30……低濃度不純物拡散領域 9,18,33……高濃度不純物拡散領域
断面図、第２図は従来例を示す模式図、第３図（ａ），
（ｂ），（ｃ），（ｄ）は本発明の製造工程を説明する
模式図である。 1,11,21……Ｐ型シリコン基板 2,12,22……素子分離絶縁膜 3,13,23……ゲート絶縁膜 4,24……パンチスルー防止不純物 5,14,25……閾値制御不純物 6,15,26……ゲート電極 7,29……高濃度不純物拡散領域と低濃度不純物拡散領域
を隔絶する絶縁膜 17……絶縁膜（サイドスペーサー） 8,16,30……低濃度不純物拡散領域 9,18,33……高濃度不純物拡散領域
Claims (2)
- 【請求項１】導電性領域が高濃度不純物拡散領域とゲー
ト電極近傍の低濃度不純物拡散領域とによって構成され
る半導体装置において、前記高濃度不純物拡散領域と前
記低濃度不純物拡散領域とを前記ゲート電極より隔絶す
る絶縁膜を、前記ゲート電極の側壁に沿って立上る前記
拡散領域の界面に沿わせて有し、前記拡散領域下部に該
当する深さのパンチスルー防止拡散層を基板内に有する
ことを特徴とする半導体装置。 - 【請求項２】素子分離絶縁膜間に位置する半導体基板の
素子形成領域表面上にゲート絶縁膜を形成する工程と、 前記素子形成領域に位置する基板内にパンチスルー防止
拡散層を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとしてエッチング加工すること
により、ゲート電極部分を除いた半導体基板の素子形成
領域表面を所定深さ位置まで掘下げる工程と、 前記ゲート電極の側壁を含み、前記エッチング加工によ
るエッチング側壁に絶縁膜を形成する工程と、 前記絶縁膜に沿う半導体基板の素子形成領域表面にイオ
ン注入による低濃度不純物拡散領域の形成を行う工程
と、 エッチング加工により、ゲート電極の側壁及び半導体基
板の掘下げられた領域の側壁にのみ前記絶縁膜を残す工
程と、 前記半導体基板の掘下げられた領域内で単結晶の結晶成
長を行い、その単結晶にイオン注入して高濃度不純物拡
散領域を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296687A JP2705254B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296687A JP2705254B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156976A JPH03156976A (ja) | 1991-07-04 |
| JP2705254B2 true JP2705254B2 (ja) | 1998-01-28 |
Family
ID=17836782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296687A Expired - Lifetime JP2705254B2 (ja) | 1989-11-15 | 1989-11-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705254B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| US5598021A (en) * | 1995-01-18 | 1997-01-28 | Lsi Logic Corporation | MOS structure with hot carrier reduction |
| US5675164A (en) * | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| US6368926B1 (en) * | 2000-03-13 | 2002-04-09 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device with source/drain regions having a deep vertical junction |
| KR100558041B1 (ko) | 2003-08-19 | 2006-03-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| CN105027291A (zh) * | 2013-03-29 | 2015-11-04 | 英特尔公司 | 具有延伸凹陷的间隔体和源极/漏极区域的晶体管架构及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245673A (ja) * | 1986-04-18 | 1987-10-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6373770A (ja) * | 1986-09-16 | 1988-04-04 | Fuji Photo Film Co Ltd | 画像反転方法 |
| JPS6473770A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1989
- 1989-11-15 JP JP1296687A patent/JP2705254B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156976A (ja) | 1991-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7714394B2 (en) | CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same | |
| JP3506965B2 (ja) | 垂直トランジスタの作製プロセス | |
| US5972754A (en) | Method for fabricating MOSFET having increased effective gate length | |
| EP0164449B1 (en) | Process for producing a semiconductor integrated circuit device including a misfet | |
| US6548862B2 (en) | Structure of semiconductor device and method for manufacturing the same | |
| JPH10270709A (ja) | Ｌｄｍｏｓトランジスタ素子及びその製造方法 | |
| JPH1065160A (ja) | 縦型電界効果トランジスタ及びその製造方法 | |
| JPH04225529A (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| JP2005510088A (ja) | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| KR0172262B1 (ko) | 반도체 소자의 제조방법 | |
| JP3854136B2 (ja) | 半導体素子のトランジスタ及びその製造方法 | |
| JP4424887B2 (ja) | 半導体素子の製造方法 | |
| JP2005536868A (ja) | 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法 | |
| JP2705254B2 (ja) | 半導体装置及びその製造方法 | |
| US6197640B1 (en) | Semiconductor component and method of manufacture | |
| KR100214523B1 (ko) | 모스소자의 제조 방법 | |
| JP3781087B2 (ja) | 高速バイポーラトランジスタ及びその製造方法 | |
| JPH0945899A (ja) | 縦型トランジスタを持つ半導体装置の製造方法 | |
| JP2972508B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| KR100321754B1 (ko) | 모스트랜지스터제조방법 | |
| JP2594772B2 (ja) | Ｍｏｓ素子およびその製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JP3253846B2 (ja) | 半導体装置およびその製造方法 | |
| KR100734259B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3714396B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101009 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101009 Year of fee payment: 13 |