DE112013006607T5 - Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung - Google Patents

Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE112013006607T5
DE112013006607T5 DE112013006607.6T DE112013006607T DE112013006607T5 DE 112013006607 T5 DE112013006607 T5 DE 112013006607T5 DE 112013006607 T DE112013006607 T DE 112013006607T DE 112013006607 T5 DE112013006607 T5 DE 112013006607T5
Authority
DE
Germany
Prior art keywords
gate
integrated circuit
layer
semiconductor substrate
recesses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112013006607.6T
Other languages
English (en)
Inventor
Joodong Park
Walid M. Hafez
Jeng-Ya D. Yeh
Chia-Hong Jan
Curtis Tsai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112013006607T5 publication Critical patent/DE112013006607T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Es werden Techniken zur Ausbildung von Transistorarchitekturen mit erweiterten vertieften Abstandhalter- und Source/Drain-(S/D-)Regionen bereitgestellt. In manchen Ausführungsformen kann eine Vertiefung beispielsweise im oberen Teil eines Grats eines Feldeffekttransistors auf Gratbasis (finFET) so ausgebildet werden, dass die Vertiefung die Ausbildung von erweiterten vertieften Abstandhalter- und S/D-Regionen in dem finFET ermöglicht, die an den Gate-Stapel angrenzen. In manchen Fällen stellt dieser Aufbau einen stärkeren Widerstandsweg im oberen Teil des Grats bereit, wodurch Gate-induziertes Drain-Lecken (GIDL) in dem finFET reduziert werden kann. In manchen Ausführungsformen kann eine präzise Einstellung des Einsetzens von GIDL bereitgestellt werden. Manche Ausführungsformen können eine Reduktion des Sperrschichtleckstroms (Lb) bei gleichzeitiger Steigerung der Schwellenspannung (VT) bereitstellen. Die offenbarten Techniken können in manchen Ausführungsformen mit Planaren und nicht Planaren Architekturen auf Gratbasis umgesetzt und in herkömmlichen Metalloxid-Halbleiter-(MOS-) und komplementären MOS-(CMOS-)Prozessabläufen verwendet werden.

Description

  • HINTERGRUND
  • Integrierte Schaltungsdesigns (IC-Designs) in Deep-Submicron-Prozessknoten (z. B. 32 nm und darüber hinaus) bergen eine Reihe komplexer Herausforderungen, und Transistorstrukturen sind mit besonderen Komplikationen verbunden, wie z. B. jenen in Bezug auf das Erzielen von Leistungsfähigkeit bei geringem Leistungsbedarf. Die fortschreitende Miniaturisierung der Prozesse verstärkt solche Probleme tendenziell.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittansicht einer integrierten Schaltung (IC), die gemäß einer Ausführungsform ausgebildet ist.
  • 2 ist eine Querschnittansicht der IC aus 1 nach dem Ätzen gemäß einer Ausführungsform der Erfindung.
  • 3 ist eine Querschnittansicht der IC aus 2 nach weiterem Ätzen gemäß einer Ausführungsform der Erfindung.
  • 4 ist eine Querschnittansicht der IC aus 3 nach weiterem Ätzen gemäß einer Ausführungsform der Erfindung.
  • 5 ist eine Querschnittansicht der IC aus 4 nach dem Ausbilden eines vertieften Abstandhalters gemäß einer Ausführungsform der Erfindung.
  • 6 ist eine Querschnittansicht der IC aus 5 nach dem Ausbilden eines vertieften Source/Drain-(S/D-)Implantats gemäß einer Ausführungsform der Erfindung.
  • 6' ist eine perspektivische Querschnittansicht der IC aus 6.
  • 6'' ist eine Querschnittansicht entlang der punktierten Linie A-A in 6'.
  • 7 ist eine Querschnittansicht der IC aus 6 nach Bereitstellung einer dielektrischen Zwischenschichtfüllung (ILD-Füllung) und dem Ausbilden von Replacement-Metall-Gates (RMG) gemäß einer Ausführungsform der Erfindung.
  • 8 ist eine Querschnittansicht der IC aus 7 nach dem Ausbilden von S/D-Kontakten gemäß einer Ausführungsform der Erfindung.
  • 8' ist eine vergrößerte Ansicht des Teils aus 8, der durch die darin enthaltene gestrichelte Ellipse eingefasst ist.
  • 9 ist eine Querschnittansicht einer konkreten Beispiel-IC, die gemäß einer Ausführungsform der Erfindung ausgebildet ist.
  • 10 zeigt ein Computersystem, das mit integrierten Schaltungsstrukturen oder vorrichtungen ausgeführt ist, die unter Anwendung der offenbarten Verfahren gemäß einem Ausführungsbeispiel ausgebildet werden.
  • Ein besseres Verständnis dieser und weiterer Merkmale der vorliegenden Ausführungsformen wird durch die Lektüre der nachstehenden ausführlichen Beschreibung in Verbindung mit den hierin beschriebenen Zeichnungen möglich. in den Zeichnungen weisen idente oder annähernd idente Komponenten, die in verschiedenen Zeichnungen dargestellt sind, ein ähnliches Bezugszeichen auf. Für eine bessere Verständlichkeit ist nicht jede Komponente in jeder Zeichnung bezeichnet. Außerdem ist klar, dass die Zeichnungen nicht unbedingt maßstabsgetreu gezeichnet sind und auch nicht dazu dienen, die beschriebenen Ausführungsformen auf die dargestellten konkreten Ausgestaltungen einzuschränken. Wenngleich manche Zeichnungen beispielsweise im Allgemeinen gerade Linien, rechte Winkel und glatte Flächen zeigen, kann eine tatsächliche Ausführung der offenbarten Techniken auch keine perfekten geraden Linien, rechten Winkel etc. aufweisen, und manche Merkmale können aufgrund der realen Grenzen von Fertigungsverfahren eine Oberflächentopologie aufweisen oder auf andere Weise nicht glatt sein. Kurz gesagt sind die Zeichnungen nur zur Darstellung von Beispielen für Strukturen bereitgestellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es werden Verfahren zur Ausbildung von Transistorarchitekturen mit erweiterten vertieften Abstandhalter- und Source/Drain-(S/D-)Regionen offenbart. In manchen Ausführungsformen kann eine Vertiefung beispielsweise in der Oberseite eines Grats eines Feldeffekttransistors auf Gratbasis (finFET) ausgebildet werden, so dass die Vertiefung das Ausbilden von erweiterten vertieften Abstandhaltern und S/D-Regionen in dem finFET ermöglicht, welche an den Gate-Stapel angrenzen. In manchen Fällen stellt diese Struktur einen Pfad mit höherem Widerstand an der Oberseite des Grats bereit, was helfen kann, Gateinduzierten Drain-Leckstrom (GIDL) in dem finFET zu minimieren oder auf andere Weise zu reduzieren. In manchen Ausführungsformen kann eine präzise Einstellung des Einsetzens von GIDL bereitgestellt werden. In manchen Fällen kann eine wie hierin beschrieben aufgebaute Transistorarchitektur eine Reduktion von Sperrschichtleckstrom (Lb) bei einem gleichzeitigen Anstieg der Schwellenspannung (VT) bereitstellen. Die offenbarten Techniken können bei planaren und nicht planaren, auf Graten basierenden Architekturen umgesetzt werden und können in manchen Ausführungsformen in herkömmlichen Metalloxidhalbleiter-(MOS-) und komplementären MOS-(CMOS-)Verfahrensabläufen eingesetzt werden. Zahlreiche Anordnungen und Variationen gehen aus der vorliegenden Offenbarung hervor.
  • Allgemeiner Überblick
  • Wie oben erläutert gibt es eine Reihe komplexer Probleme, die auftreten können und es erschweren, Leistungsfähigkeit bei geringem Leistungsbedarf bei Transistoren in Deep-Submicron-Prozessknoten (z. B. 32 nm und darüber hinaus) zu erzielen. Ein komplexes Problem betrifft beispielsweise die Tatsache, dass Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET) typischerweise unterschiedliche Arten von Stromlecken erfahren, einschließlich Gate-Lecken, Sperrzustand (oder Sub-Schwell-Stromlecken) und Sperrschichtleckstrom, die jeweils die Fähigkeit zum Erzielen von Leistungsfähigkeit bei geringem Leistungsbedarf des Transistors beeinträchtigen können. Eine dieser Arten von Lecken, das Sperrschichtlecken, ist eine der primären Leckkomponenten, wobei Gateinduziertes Drain-Lecken (GIDL) eine dominante Form des Sperrschichtleckens darstellt, insbesondere in Zusammenhang mit Feldeffekttransistorarchitekturen auf Gratbasis (finFET).
  • Herkömmliche Ansätze, um das Problem des Sperrschichtleckens zu lösen, schließen Sperrschichtstufung, eine Co-Implantat-Optimierung und Oxiddickesteuerung ein, wobei diese jeweils wesentliche negative Auswirkungen aufgrund des steigenden Sub-Schwell-Leckens (des Sperrzustands) haben. Eine Steigerung der Oxiddicke zur Reduktion des Gate-Leckens bewirkt einen Verlust der Kurzkanalsteuerung. Größere Gate-Längen können bereitgestellt werden, um Sperrzustände/Sub-Schwell-Leckstrom zu reduzieren, aber eine uneingeschränkte laterale Skalierung erfordert oft, dass der Sperrzustand/Sub-Schwell-Leckstrom durch höhere Schwellenspannungen (VT) reduziert wird. Die hohen Halogendosen, die erforderlich sind, um die VT ausreichend zu erhöhen und den Verlust der Kurzkanalsteuerung aufgrund einer erhöhten Oxiddicke (wegen des Gate-Leckens) und eines erhöhten Sub-Schwell-Stroms (aufgrund kürzerer Gate-Längen) auszugleichen, erzeugen gewöhnlicherweise scharfe Dotierungsprofile zwischen der Source/Drain-(S/D-)Region und dem Körper des Transistors. In manchen Fällen kann das Sperrschichtlecken durch die Modifikation der Dotierungsprofile zwischen Körper/Kanal und S/D-Regionen ausgeglichen werden, und VT kann gesteigert werden, um Kurzkanaleffekte zu steuern (z. B. insbesondere in Vorrichtungen mit geringem Leistungsbedarf bei skalierter Technologie, wobei kurze Gate-Längen einen starken Sperrstrom liefern). Im Vergleich zu einer planaren Architektur weisen finFET im allgemeinen eine geringere Sensibilität in Bezug auf VT-Steuerung für eine bestimmte Halogendosis auf, wodurch eine stärkere Implantatdosis erforderlich ist, um die Transistor-VT zu steigern, was wiederum die Sperrschicht-Leistungsverhaltenprobleme bei einer solchen Transistorarchitektur verschärft. Ein weiteres komplexes Problem betrifft die Tatsache, dass das Skalieren von Verfahrenstechnologien für eine höhere Leistungsfähigkeit im Allgemeinen auf Kosten höherer Leckverluste erfolgt. Insbesondere erfordern kürzere Gate-Längen eine höhere Halogendosierung zur Steuerung des Kurzkanalverhaltens (Sperrstrom) und in der Folge kommt es zu einem Sperrschichtlecken, was die Fähigkeit zum Erzielen von Leistungsfähigkeit bei geringem Leistungsbedarf beeinträchtigt.
  • Demnach und gemäß einer Ausführungsform der Erfindung der vorliegenden Offenbarung werden Verfahren offenbart, um eine Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-(S/D-)Regionen bereitzustellen. In manchen Ausführungsformen können die offenbarten Verfahren beispielsweise genutzt werden, um eine Vertiefung in der Oberseite eines Grats eines Feldeffekttransistors auf Gratbasis (finFET) in den S/D-Regionen in der Nähe des Gate-Stapels auszubilden. Eine solche Vertiefung kann wiederum das Ausbilden erweiterter vertiefter Abstandhalter und S/D-Regionen in dem finFET ermöglichen. In manchen Fällen stellt dieser Aufbau einen stärkeren Widerstandsweg an der Oberseite des Grats bereit (z. B. wenn GIDL-Strom gewöhnlicherweise am dominantesten ist), was dementsprechend helfen kann, GIDL in dem finFET zu minimieren oder auf andere Weise zu reduzieren.
  • Im Allgemeinen steigt das Sperrschichtleckstrom in einem Transistor typischerweise, wenn VT ansteigt. Durch das Einbringen einer Vertiefung in der Oberseite des Grats in der S/D-Region benachbart in Bezug auf den Gate-Stapel, kann die VT des Transistors in manchen Ausführungsformen gesteigert werden, ohne dass es zu irgendeinem Anstieg des Sperrschichtleckstroms kommt (oder mit einem vernachlässigbaren Anstieg). In manchen Fällen kann eine wie hierin beschrieben aufgebaute Transistorarchitektur eine Reduktion des Leckens in Bezug auf den Körper (Lb) (z. B. eine Reduktion des Sperrschichtleckens) bewirken, während es gleichzeitig zu einem Anstieg der VT kommt. In einem Beispiel eines finFEt mit Silicium-(Si-)Graten, kann eine zehnfache oder noch größere Reduktion des Sperrschichtleckstroms erzielt werden, während gleichzeitig ein Anstieg der VT im Bereich von etwa 100 mV (e. g., ±25%) im Vergleich zu bestehenden Architekturen bereitgestellt wird. Wie im Lichte der vorliegenden Offenbarung und gemäß anderen Ausführungsformen klar wird, können die offenbarten Techniken angewandt werden, um Lb- bzw. VT-Verbesserungen in anderen Bereichen und Unterbereichen bereitgestellt werden, je nach Wunsch für eine bestimmte Zielanwendung oder Endanwendung.
  • In manchen Ausführungsformen können die offenbarten Techniken angewandt werden, um eine präzise Einstellung des Einsetzens von GIDL in einer finFET-Architektur bereitzustellen. In manchen Ausführungsformen können auch Sperrschichtleckstrom und Sperrstrom reduziert werden, ohne die Gate-Länge im Vergleich zu herkömmlichen Vorrichtungen zu reduzieren, was wiederum einen Skalierungsvorteil für die hierin offenbarten Techniken und Architektur bereitstellen kann (z. B. im Vergleich zu bestehenden Ansätzen). Im Allgemeinen werden die hierin offenbarten Techniken vorwiegend beispielsweise in Zusammenhang mit finFET-Architekturen (e. g., wie z. B. Transistor-Architekturen mit drei Gates und/oder andere dreidimensionale/nicht planare Transistor-Architekturen) gemäß einigen Ausführungsformen besprochen. Es ist jedoch anzumerken, dass die offenbarten Techniken nicht auf die Umsetzung ausschließlich mit finFET-Architekturen eingeschränkt sind. In einigen anderen Ausführungsformen können die offenbarten Techniken beispielsweise angewandt werden, um den Sperrschichtleckstrom in planaren Transistor-Architekturen zu minimieren oder auf andere Weise zu reduzieren. Allgemeiner können die offenbarten Techniken beispielsweise in beliebigen herkömmlichen und/oder maßgefertigten Metalloxid-Halbleiter-(MOS-)oder komplementären MOS-(CMOS-)Verfahrensabläufen gemäß einer mehreren Ausführungsformen eingesetzt werden.
  • In manchen Ausführungsformen können die offenbarten Techniken eingesetzt werden, um Transistor-Architekturen mit niedrigem Leistungsbedarf bereitzustellen. In manchen Fällen finden solche Architekturen Anwendung in einer Vielzahl verschiedener Anwendungen, wie z. B. in System-auf-Chip-(SoC-)Anwendungen, in eingebetteten Segmenten und/oder in leistungssensiblen elektronischen Geräten wie Mobiltelefonen, Tablets, Notebooks und anderen tragbaren Computervorrichtungen. Allgemeiner können die offenbarten Techniken und die offenbarte Architektur in einer beliebigen Anwendung eingesetzt werden, die von der Anwendung von Transistorstrukturen mit geringem Leistungsbedarf profitieren könnte. Zahlreiche geeigneten Ver- und Anwendungen gehen aus der vorliegenden Offenbarung hervor. Gemäß einer Ausführungsform der Erfindung kann die Verwendung der offenbarten Techniken auch durch Sichtprüfung oder eine andere Prüfung (z. B. mittels Mikroskop etc.) einer bestimmten IC- oder anderen Vorrichtung, die eine Transistorarchitektur mit erweiterten vertieften S/D-Regionen, die wie hierin beschrieben aufgebaut sind, detektiert werden.
  • Methoden und Architektur
  • 1–8 zeigen einen Fertigungsverfahrensablauf für eine integrierte Schaltung (IC) gemäß einer Ausführungsform der Erfindung. Jede der in 1–8 vorliegenden Ansichten ist entlang eines Querschnitts, der im Wesentlichen im rechten Winkel auf das Gate steht (z. B. ein OGD-Schnitt). Bezugnehmend auf die Fig. beginnt der Verfahrensablauf in 1, wobei es sich um eine Querschnittansicht einer IC 100 handelt, die gemäß einer Ausführungsform der Erfindung aufgebaut ist. Wie ersichtlich ist, umfasst IC 100 ein Substrat 110. Das Substrat 110 kann einen beliebigen Aufbau und eine beliebige Dicke aufweisen, die geeignet ist, um Beispielsweise als Fundament zu dienen, auf dem eine Halbleitervorrichtung (z. B. ein Transistor) aufgebaut werden kann. In manchen Fällen kann das Substrat 110 als Grat (z. B. einer Feldeffektransistorarchitektur oder finFET-Architektur auf Gratbasis) ausgebildet sein. Das Substrat 110 kann auch ein beliebiges au seiner Vielzahl verschiedener Materialien umfassen, einschließlich Silicium (Si); Germanium (Ge); ein III-V-Material und/oder ein beliebiges anderes elektrisch leitfähiges Material, das zur Ausbildung eines gewünschten Halbleiterkanals für IC 100 geeignet ist, wie aus der vorliegenden Offenbarung hervorgeht. Außerdem kann das Substrat unter Anwendung einer Vielzahl verschiedener Verfahren ausgebildet werden, einschließlich durch Kristallwachstum, chemische Dampfabscheidung (CVD), Epitaxie, atomare Schichtabscheidung (ALD) und/oder eine beliebige Kombination von diesen. Andere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung des Substrats 110 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung klar hervor.
  • Wie aus 1 hervorgeht ist eine Dummy-Gate-Oxid-Schicht (DGO-Schicht) 120 auf dem Substrat 110 bereitgestellt. Die DGO-Schicht 120 kann einen beliebigen Aufbau und eine beliebige Dicke aufweisen und kann in manchen Fällen als im Wesentlichen konforme Schicht auf dem Substrat 110 bereitgestellt sein. Zu diesem Zweck kann die DGO-Schicht 120 unter Verwendung eines beliebigen au seiner Vielzahl verschiedener Verfahren ausgebildet werden: thermisches Wachstum, atomare Schichtabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder eine beliebige Kombination von diesen. In manchen Ausführungsformen kann die DGO-Schicht 120 auch beispielsweise ein Oxid umfassen, wie z. B. Siliciumdioxid (SiO2) und/oder Aluminiumoxid (Al2O3). Die DGO-Schicht 120 ist jedoch nicht auf Materialzusammensetzungen eingeschränkt, da die DGO-Schicht 120 allgemeiner ein beliebiges Isolatormaterial sein kann, das die elektrische Isolierung im gewünschten Ausmaß für eine bestimmte Zielanwendung oder Endanwendung bereitstellt, wie aus der vorliegenden Offenbarung klar hervorgeht. Wie nachstehend unter Bezugnahme auf 3 und 7 erläutert und gemäß einigen Ausführungsformen kann die DGO-Schicht 120 auch als Opferschicht dienen und kann in manchen Fällen als Ätzstopp verwendet werden (z. B. während eine Dummy-Gate-Schicht 130 geätzt wird, wie nachstehend erläutert). Im Allgemeinen kann das Ätzen der Gate-Schicht 130 durch selektives Verdünnen oder Entfernen der DGO-Schicht 120 gesteuert werden, um in die Diffusionsschicht einzudringen und dadurch eine Vertiefung 105, wie sie hierin beschrieben ist, auszubilden. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung der DGO-Schicht 120 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Wie weiters aus 1 hervorgeht ist eine Dummy-Gate-Schicht 130 auf der DGO-Schicht 120 bereitgestellt. Die Dummy-Gate-Schicht 130 kann einen beliebigen gewünschten Aufbau und eine beliebige gewünschte Dicke aufweisen und kann in manchen Fällen als im Wesentlichen konforme Schicht über der DGO-Schicht 120 bereitgestellt sein. Zu diesem Zweck kann die Dummy-Gate-Schicht 130 unter Anwendung zahlreicher verschiedener Verfahren ausgebildet werden, einschließlich chemische Dampfabscheidung (CVD); Epitaxie, wie z. B. Flüssigphasen-Epitaxie (LPE) und/oder eine beliebige Kombination davon. In manchen Ausführungsformen kann die Dummy-Gate-Schicht 130 beispielsweise Folgendes umfassen: polykristallines Silicium; amorphes Silicium; ein Nitrid, sie z. B. Siliciumnitrid (Si3N4) und/oder ein beliebiges anderes Material, das ausreichend Widerstandsfähigkeit aufweist, um als Dummy-Gate zu dienen, wie aus der vorliegenden Offenbarung hervorgeht. Wie nachstehend unter Bezugnahme auf 7 erläutert und gemäß einer Ausführungsform der Erfindung kann die Dummy-Gate-Schicht 130 als Opferschicht dienen (z. B. kann sie durch eine Replacement-Metall-Gate-Schicht (RMG-Schicht) 180 wie nachstehend erläutert ersetzt werden). Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung einer Dummy-Gate-Schicht 130 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Wie weiter zu erkennen ist, ist eine Hartmaskenschicht 140 auf der Dummy-Gate-Schicht 130 bereitgestellt. Die Hartmaskenschicht 140 kann einen beliebigen Aufbau und eine beliebige Dicke aufweisen und kann in manchen Fällen als im Wesentlichen konforme Schicht über der Dummy-Gate-Schicht 130 bereitgestellt sein. Zu diesem Zweck kann die Hartmaskenschicht 140 beispielsweise mittels chemischer Dampfabscheidung (CVD) und/oder einem beliebigen anderen Verfahren, das zur Bereitstellung einer Schicht aus Hartmaskenmaterial geeignet ist, wie aus der vorliegenden Offenbarung hervorgeht. In manchen Ausführungsformen kann die Hartmaskenschicht 140 beispielsweise auch ein Nitrid, wie z. B. Siliciumnitrid (Si3N4), umfassen. Die Hartmaskenschicht 140 ist jedoch in ihrer Materialzusammensetzung nicht eingeschränkt, da die Hartmaskenschicht 140 allgemeiner aus einem beliebigen Hartmaskenmaterial bestehen kann, das ausreichend Widerstandsfähigkeit für eine bestimmte Ziel- oder Endanwendung aufweist, wie aus der vorliegenden Offenbarung hervorgeht. Wie in 1 dargestellt und gemäß einer Ausführungsform der Erfindung kann die Hartmaskenschicht 140 strukturiert sein. Ein beliebiges herkömmliches und/oder spezifisches Strukturierungsverfahren kann zur Strukturierung der Hartmaskenschicht 140 nach Wunsch angewandt werden. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung und Strukturierung der Hartmaskenschicht 140 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird 2 fortgesetzt, wobei es sich gemäß einer Ausführungsform der Erfindung um eine Querschnittansicht der IC 100 aus 1 nach dem Ätzen handelt. Es ist ersichtlich, dass ein oder mehrere Vertiefungen 105 als Ergebnis des Ätzverfahrens in der Dummy-Gate-Schicht 130 ausgebildet werden, beispielsweise in der Region/den Regionen, die während des Strukturierens der Hartmaskenschicht 140 freigelegt werden, wie oben erläutert. Gemäß manchen Ausführungsformen kann das Ätzen der Dummy-Gate-Schicht 130 beispielsweise durch ein Nassätzverfahren, ein Trockenätzverfahren und/oder eine beliebige Kombination davon erfolgen. Wie aus der vorliegenden Offenbarung hervorgeht, kann das/die für das Ätzen der Dummy-Gate-Schicht angewandte/n Ätzverfahren zumindest teilweise von der Materialzusammensetzung der Schicht 130 und/oder anderer Schichten der IC 100 abhängig sein. In einem solchen Fall können die Dimensionen und das Ausmaß an Isotropie/Anisotropie einer bestimmten Vertiefung 105 nach Wunsch für eine bestimmte Ziel- oder Endwendung angepasst werden. Es wird ebenfalls erkannt, dass es wünschenswert sein kann, sicher zu stellen, dass die Geometrie (z. B. Dimensionen und/oder Isotropie/Anisotropie) einer bestimmten Vertiefung 105 beispielsweise für eine bestimmte Kontaktarchitektur geeignet ist, welche umgesetzt werden soll (z. B. wie nachstehend unter Bezugnahme auf 5 bis 8 erläutert). Weitere geeignete Ätzverfahren für das Ätzen der Dummy-Gate-Schicht 130 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 3 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 2 nach weiterem Ätzen gemäß einer Ausführungsform der Erfindung handelt. Es ist ersichtlich, dass als Ergebnis des Ätzverfahrens die eine oder die mehreren Vertiefungen 105, die ursprünglich während des Ätzens der Dummy-Gate-Schicht 130 ausgebildet wurden, sich in die DGO-Schicht 120 erstrecken. Gemäß manchen Ausführungsformen kann das Ätzen der DGO-Schicht 120 beispielsweise durch ein Nassätzverfahren, ein Trockenätzverfahren und/oder eine beliebige Kombination davon erfolgen. In manchen Fällen kann das Ätzverfahren, das zum Ätzen der DGO-Schicht 120 angewandt wird, eine Fortsetzung des Ätzverfahrens sein, das zum Ätzen der Dummy-Gate-Schicht 130 angewandt wird, wie oben erläutert. In manchen anderen Fällen kann jedoch ein separates oder auf andere Weise individuelles Ätzverfahren angewandt werden; beispielsweise kann in manchen Ausführungsbeispielen das Ätzen der Dummy-Gate-Schicht 130 beendet, ein selektives Strukturieren der DGO-Schicht 120 durchgeführt und ein anschließendes Ätzverfahren angewandt werden, um die DGO-Schicht 120 zu ätzen. In jedem Fall kann das/die für das Ätzen der DGO-Schicht 120 angewandte Ätzverfahren zumindest teilweise von der Materialzusammensetzung der DGO-Schicht 120 und/oder anderen Schichten der IC 100 abhängen, wie aus der vorliegenden Offenbarung hervorgeht. Weitere geeignete Ätzverfahren für das Ätzen der DGO-Schicht 120 zur Erweiterung einer bestimmten Vertiefung 105 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • In manchen Ausführungsformen kann die DGO-Schicht 120 anfangs nur teilweise einem Ätzen unterzogen werden, um die Dicke der DGO-Schicht 120 in einer bestimmten Region zu verdünnen oder auf andere Weise zu reduzieren; das bedeutet, dass nicht die gesamte Dicke der DGO-Schicht 120 weggeätzt wird, wodurch eine bestimmte Vertiefung 105 innerhalb der DGO-Schicht 120 enden kann, sich aber nicht vollständig durch diese hindurch erstreckt (z. B. wie im Allgemeinen in 3 dargestellt). In anderen Fällen kann das Ätzen durch die gesamte Dicke der DGO-Schicht 120 hindurch durchgeführt werden; das bedeutet, das seine bestimmte Vertiefung 105 sich vollständig durch die DGO-Schicht 120 von einer Oberfläche zur anderen Oberfläche erstreckt, ohne dass die Schicht wie oben beschrieben dazwischen verdünnt wird. Wie nachstehend unter Bezugnahme auf 4 erläutert und gemäß einer Ausführungsform der Erfindung kann das Ausmaß an Verdünnen/Hindurchätzen, dem die DGO-Schicht 120 unterzogen wird, die letztendliche Tiefe (δ), in die sich eine bestimmte Vertiefung 105 in das Substrat 110 erstreckt, beeinflussen. Wie bereits angemerkt, kann durch das selektive Verdünnen oder Entfernen der DGO-Schicht 120 das Ätzen der Gate-Schicht 130 gesteuert werden, um in die Diffusionsschicht vorzudringen, wodurch eine Vertiefung 105 wie hierin beschrieben erzeugt wird. Zahlreiche Konfigurationen gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 4 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 3 nach weiterem Ätzen gemäß einer Ausführungsform der Erfindung handelt. Es ist ersichtlich, dass infolge des Ätzverfahrens die eine oder die mehreren Vertiefungen 105 sich weiter in das Substrat 110 erstrecken. Gemäß einigen Ausführungsformen kann das Ätzen des Substrats 110 beispielsweise durch ein Nassätzverfahren, ein Trockenätzverfahren und/oder eine beliebige Kombination davon erfolgen. Wie aus der vorliegenden Offenbarung ferner hervorgeht, kann das/können die Ätzverfahren, das/die zum Ätzen des Substrats 110 angewandt werden, zumindest teilweise von der Materialzusammensetzung des Substrats 110 und/oder anderer Schichten der IC 100 abhängig sein. Weitere geeignete Ätzverfahren für das Ätzen des Substrats 110, um eine bestimmte Vertiefung 105 weiter zu erweitern, hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Wie bereits in Zusammenhang mit 3 angemerkt, kann die endgültige Tiefe δ, über die sich eine bestimmte Vertiefung 105 in das Substrat 110 erstreckt, beispielsweise durch das Ausmaß des Ätzens (z. B. teilweise oder vollständig) beeinflusst werden, dem die DGO-Schicht 120 unterzogen wird. Beispielsweise und gemäß einigen Ausführungsformen kann das teilweise Ätzen der DGO-Schicht 120 in einer Vertiefung 105 resultieren, die sich in eine Tiefe δ von etwa 100 nm oder weniger (z. B. im Bereich von etwa 1–20 nm, etwa 20–50 nm, etwa 50–80 nm, etwa 80–100 nm oder einen beliebigen anderen Unterbereich, der 100 nm oder weniger entspricht) in das Substrat 110 erstrecken. Umgekehrt und gemäß einigen anderen Ausführungsformen resultiert das vollständige Ätzen der DGO-Schicht 120 in einer Vertiefung 105, die sich in das Substrat 110 in eine Tiefe δ erstreckt, die im Bereich von etwa 100–300 nm liegt oder größer ist (z. B. im Bereich von etwa 100–150 nm, etwa 150–200 nm, etwa 200–250 nm, etwa 250–300 nm oder einem beliebigen anderen Unterbereich, der im Bereich von etwa 100–300 nm oder mehr liegt). Allgemeiner kann die Tiefe δ, über die sich eine bestimmte Vertiefung 105 in das Substrat 110 erstreckt, durch das Anpassen des Ausmaßes des Verdünnens der DGO-Schicht 120 eingestellt werden, je nach Bedarf für eine bestimmte Ziel- oder Endanwendung. Wie aus der vorliegenden Offenbarung hervorgeht, können auch andere Dimensionen und das Ausmaß von Isotropie/Anisotropie einer bestimmten Vertiefung 105 nach Wunsch angepasst werden. Es ist auch klar, dass es wünschenswert sein kann, sicher zu stellen, dass die letztendliche Geometrie einer bestimmen Vertiefung 105 beispielsweise für eine bestimmte Kontaktarchitektur geeignet ist, die umgesetzt werden soll (z. B. wie nachstehend unter Bezugnahme auf 5 bis 8 erläutert).
  • In manchen Fällen kann der gewünschte Stopppunkt für das Ätzen des Substrat 110 (z. B. die gewünschte Tiefe δ einer bestimmten Vertiefung 105) zumindest teilweise von den gewünschten elektrischen Eigenschaften/der Leistungsfähigkeit der IC 100 abhängig sein. Beispielsweise und gemäß einer Ausführungsform der Erfindung geht mit einem Anstieg der Tiefe δ, in die sich eine bestimmte Vertiefung 105 in das Substrat 110 erstreckt, der Sperrschichtleckstrom (Lb) der IC 100 zurück und ihre Schwellenspannung (VT) steigt. Gemäß einigen Ausführungsformen kann eine Steigerung der Tiefe δ einer bestimmten Vertiefung 105 auch die Zuverlässigkeit der IC 100 verbessern, beispielsweise durch eine Steigerung ihrer Durchbruchspannung, eine Steigerung ihrer Ausgangsspannung und/oder eine Verbesserung ihrer Leistungsfähigkeit in Bezug auf Hot-Carrier-Effekte (HCE). In einem Ausführungsbeispiel, in dem das Substrat 110 als Silicium-(Si-)Grat ausgebildet ist, kann eine zehnfache oder höhere (z. B. im Bereich von etwa 1–10 × oder höher) Reduktion des Lb bereitgestellt werden, während gleichzeitig eine Steigerung der VT im Bereich von etwa 100 mV (z. B. ±25%) verglichen mit bestehenden Architekturen bereitgestellt wird. Diese und weitere Überlegungen können die IC 100 wünschenswert für eine Anwendung beispielsweise in Architekturen und Vorrichtungen auf Transistorbasis mit geringem Leistungsbedarf machen. Weitere geeignete Anwendungen gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 5 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 4 nach Ausbildung des vertieften Abstandhalters 150 gemäß einer Ausführungsform der Erfindung handelt. Der Abstandhalter 150 kann beispielsweise entlang der Seitenwände einer bestimmten Vertiefung 105 ausgebildet werden (z. B. kann er sich von der Hartmaske 140 zum Boden der Vertiefung 105 in dem Substrat 110 erstrecken). In diesem Sinn kann der Abstandhalter 150 als vertiefter Abstandhalter bezeichnet werden. Der Abstandhalter 150 kann in einer beliebigen Dicke je nach Bedarf für eine bestimmte Ziel- oder Endanwendung bereitgestellt werden; es kann jedoch wünschenswert sein, sicher zu stellen, dass die Dicke des Abstandhalters 150 nicht so dick ist, dass sie die Vertiefung 105 verschließt oder auf andere Weise daran hindert, eine bestimmte Kontaktarchitektur auf zunehmen, die umgesetzt werden soll (z. B. Abstandhalter 150, Implantat 160, Füllung 170 und Kontakt 190, die jeweils nachstehend erläutert sind). Zu diesem Zweck kann der Abstandhalter 150 beispielsweise unter Anwendung vieler verschiedener Verfahren ausgebildet werden, einschließlich durch chemische Dampfabscheidung (CVD); atomare Schichtabscheidung (ALD) und/oder eine beliebige Kombination davon. In manchen Ausführungsformen kann der Abstandhalter 150 auch beispielsweise ein Nitrid, wie z. B. Siliciumnitrid (Si3N4), und/oder ein beliebiges anderes Abstandhaltermaterial umfassen, wie aus der vorliegenden Offenbarung hervorgeht. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung des Abstandhalters 150 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 6 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 5 nach dem Ausbilden vertiefter Source/Drain-(S/D-)Implantate 160 gemäß einer Ausführungsform der Erfindung handelt. 6' ist eine perspektivische Querschnittansicht der IC aus 6, und 6'' ist eine Querschnittansicht entlang der punktierten Linie A-A in 6'. Es ist ersichtlich, dass S/D-Implantate 160 beispielsweise in einer bestimmten Vertiefung 105 in dem Raum, der nach Ausbildung des Abstandhalters 150 verbleibt, ausgebildet werden können und somit als vertiefte S/D-Implantate bezeichnet werden können. Ein bestimmtes S/D-Implantat 160 kann mit beliebiger Dicke/Höhe je nach Wunsch für eine bestimmte Ziel- oder Endanwendung bereitgestellt werden; es kann jedoch wünschenswert sein, sicher zu stellen, das sein bestimmtes S/D-Implantat 160 nicht derart übermäßige Dimensionen aufweist, dass es verhindert oder auf andere Weise behindert, dass die Vertiefung 105 die gewünschte Kontaktarchitektur aufnehmen. Zu diesem Zweck kann ein bestimmtes S/D-Implantat 160 beispielsweise unter Anwendung vieler verschiedener Verfahren ausgebildet werden, einschließlich durch: Epitaxie; atomare Schichtabscheidung (ALD) und/oder eine beliebige Kombination davon. In manchen Ausführungsformen kann ein bestimmtes S/D-Implantat 160 beispielsweise auch Silicium (Si); Siliciumgermanium (SiGe); Siliciumcarbid (SiC); und/oder ein beliebiges anderes S/D-Implantatmaterial umfassen, wie aus der vorliegenden Offenbarung hervorgeht. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung eines bestimmten S/D-Implantats 160 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Ebenfalls ersichtlich ist, dass eine oberflächliche Grabenisolationsschicht(STI-Schicht) 125 über dem Substrat 110 bereitgestellt werden kann. Gemäß einer Ausführungsform der Erfindung kann die STI-Schicht 125 über dem Substrat 110 in einer beliebigen gewünschten Dicke bereitgestellt werden. Zu diesem Zweck kann die STI-Schicht 125 unter Verwendung einer Vielzahl verschiedener Verfahren ausgebildet werden, einschließlich durch hochdichtes Plasma (HDP), chemische Dampfabscheidung (CVD); Schleuderbeschichtung/Aufschleuderabscheidung (SOD) und/oder eine beliebige Kombination davon. In manchen Fällen kann es wünschenswert sein, die Dicke der STI-Schicht 125 so zu reduzieren, dass sie unterhalb der Höhe der Grate des Substrats 110 vertieft ist. Zu diesem Zweck und gemäß einer Ausführungsform der Erfindung kann ein beliebiges geeignetes Nass- und/oder Trockenätzverfahren angewandt werden, wie aus der vorliegenden Offenbarung hervorgeht. Es ist ferner klar, dass das Ausmaß, in dem die STI-Schicht 125 vertieft ist, nach Wunsch angepasst werden kann. In manchen Ausführungsformen kann die STI-Schicht 125 beispielsweise ein Oxid, wie z. B. Siliciumdioxid (SiO2) umfassen. Die STI-Schicht 125 ist jedoch in Bezug auf die Materialzusammensetzung nicht eingeschränkt, das es sich bei der STI-Schicht 125 allgemeiner um ein beliebiges Isolatormaterial handeln kann, das das gewünschte Ausmaß elektrischer Isolierung für eine bestimmte Ziel- oder Endanwendung bereitstellt, wie aus der vorliegenden Offenbarung hervor geht. Weitere geeignete Materialien, Konfigurationen und Techniken zur Bereitstellung und zum Vertiefen der STI-Schicht 125 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 7 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 6 nach der Bereitstellung einer Zwischenschichtdielektrikum-(ILD)Füllung 170 und dem Ausbilden von Replacement-Metall-Gates (RMGs) 180 gemäß einer Ausführungsform der Erfindung handelt. Es ist ersichtlich, dass die eine oder die mehreren Vertiefungen 105 der IC 100 ein ILD-Füllungsmaterial 170 aufnehmen können. Das ILD 170 kann beispielsweise durch eine Vielfalt verschiedener Verfahren bereitgestellt werden, einschließlich durch hochdichtes Plasma (HDP), chemische Dampfabscheidung (CVD); Schleuderbeschichtung/Aufschleuderabscheidung (SOD) und/oder eine beliebige Kombination davon. In manchen Ausführungsformen kann das ILD 170 beispielsweise ein Oxid, wie z. B. Siliciumdioxid (SiO2), und/oder ein beliebiges anderes Material, das als ILD dienen kann, umfassen, wie aus der vorliegenden Offenbarung hervorgeht. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung des ILD 170 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Es ist ebenfalls ersichtlich, dass Hartmaskenschicht 140 und Dummy-Gate-Schicht 130 von der IC 100 entfernt werden können. Die Entfernung der Hartmaskenschicht 140 und der Dummy-Gate-Schicht 130 können durch ein beliebiges geeignetes Ätz-, Polier- und/oder Reinigungsverfahren erfolgen, wie aus der vorliegenden Offenbarung hervorgeht. Wie bereits angemerkt, kann die DGO-Schicht 120 als Ätzstopp fungieren, beispielsweise während der Entfernung der Dummy-Gate-Schicht 130.
  • Es ist auch ersichtlich, dass ein oder mehrere RMG 180 in den Regionen nach der Entfernung der Dummy-Gate-Schicht 130 ausgebildet werden können; demnach kann die Dummy-Gate-Schicht 130, wie bereits angemerkt, gemäß einer Ausführungsform der Erfindung als Opferschicht dienen. Ein bestimmtes RMG 180 kann mit beliebigen Dimensionen nach Bedarf für eine bestimmte Ziel- oder Endanwendung bereitgestellt werden. Zu diesem Zweck kann ein bestimmtes RMG 180 beispielsweise unter Anwendung eines beliebigen aus einer Vielfalt verschiedener Verfahren ausgebildet werden, einschließlich durch: ein physikalisches Dampfabscheidungs-(PVD-)Verfahren (PVD), wie z. B. durch Sputtern und Verdampfen; durch chemische Dampfabscheidung (CVD); ein Metallabscheidungsverfahren und/oder eine beliebige Kombination davon. In manchen Ausführungsformen kann ein bestimmtes RMG 180 ein beliebiges aus einer Vielfalt verschiedener Materialien umfassen, wie z. B. Wolfram (W); Aluminium (Al); Titan (Ti); Kupfer (Cu); eine Legierung von einem davon und/oder ein beliebiges anderes elektrisch leitfähiges Material, wie aus der vorliegenden Offenbarung hervorgeht. Weitere geeignete Konfigurationen, Materialien und Verfahren zur Ausbildung eines bestimmten RMG 180 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • Der Verfahrensablauf wird wie in 8 fortgesetzt, wobei es sich um eine Querschnittansicht der IC 100 aus 7 nach dem Ausbilden von Source/Drain-(S/D-)Kontakten 190 gemäß einer Ausführungsform der Erfindung handelt. Es ist ersichtlich, dass ein bestimmter S/D-Kontakt 190 beispielsweise innerhalb einer Vertiefung 105 ausgebildet werden kann (die z. B. ferner einen Abstandhalter 150, ein S/D-Implantat 160 und/oder eine ILD-Füllung 170 enthalten kann, wie bereits erläutert). In manchen Fällen kann ein bestimmter S/D-Kontakt 190 in ein entsprechendes S/D-Implantat 160 eingeführt oder auf andere Weise teilweise eingebettet werden, wie z. B. im Allgemeinen in 8' dargestellt, bei der es sich um eine vergrößerte Ansicht eines Teils von 8 handelt, welcher durch die darin enthaltene gestrichelte Ellipse eingeschlossen ist. In manchen Fällen kann ein bestimmter S/D-Kontakt 190 so dimensioniert sein, dass er mit dem angrenzenden Abstandhalter 150 in physischem Kontakt steht. In anderen Fällen kann jedoch ein Teil des ILD 170 zwischen einem bestimmten Kontakt 190 und dem angrenzenden Abstandhalter 150 intakt bleiben (wie z. B. in 8' ersichtlich ist). In jedem dieser Fälle kann ein bestimmter S/D-Kontakt 190 beispielsweise unter Anwendung eines beliebigen aus einer Vielfalt verschiedener Verfahren ausgebildet werden, einschließlich durch physikalische Dampfabscheidungs-(PVD-)Verfahren (PVD), wie z. B. Sputtern; Elektroplattieren und/oder eine beliebige Kombination davon. Gemäß einer oder mehreren Ausführungsformen kann ein bestimmter S/D-Kontakt 190 auch ein beliebiges der oben, beispielsweise in Bezug auf RMG 180, angeführten Materialien umfassen. Weitere geeignete Konfigurationen, Materialien und Techniken zur Ausbildung eines bestimmten S/D-Kontakts 190 hängen von der jeweiligen Anwendung ab und gehen aus der vorliegenden Offenbarung hervor.
  • 9 zeigt eine seitliche Querschnittansicht eines tatsächlichen Beispiels für eine IC, die gemäß einer Ausführungsform der Erfindung ausgebildet ist. Es ist ersichtlich, dass der Abstandhalter 150 und das S/D-Implantat 160 in dem Substrat 110 vertieft sind, wie oben erläutert.
  • Beispielsystem
  • 10 zeigt ein Computersystem 1000, das mit integrierten Schaltungsstrukturen oder Vorrichtungen umgesetzt ist, welche unter Anwendung der offenbarten Techniken gemäß einem Ausführungsbeispiel ausgebildet sind. Es ist ersichtlich, dass das Computersystem 1000 ein Motherboard 1002 umfasst. Das Motherboard 1002 kann eine Reihe von Komponenten umfassen, einschließlich, aber nicht ausschließlich einen Prozessor 1004 und zumindest einen Kommunikationschip 1006, die jeweils physisch und elektrisch mit dem Motherboard 1002 verbunden oder auf andere Weise in dieses integriert sein können. Es ist klar, dass es sich bei dem Motherboard 1002 beispielsweise um eine beliebige bedruckte Leiterplatte handeln kann, wie z. B. ein Main Board, ein Daughterboard, das auf einem Main Board angebracht ist, oder das einzige Board des Systems 1000 etc. In Abhängigkeit von seinen Anwendungen kann das Computersystem 1000 eine oder mehrere Komponenten umfassen, die physisch und elektrisch mit dem Motherboard 1002 verbunden sind oder nicht. Diese weiteren Komponenten können folgende umfassen, ohne auf diese beschränkt zu sein: flüchtigen Speicher (z. B. DRAM), nicht flüchtigen Speicher (z. B. ROM), einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine GPS-Vorrichtung (Global Positioning System), einen Kompass, einen Beschleunigungsmesser, einen Kreisel, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie z. B. ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) etc.). Jede der Komponenten, die Teil des Computersystems 1000 sind, umfassen eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen, die unter Anwendung der offenbarten Techniken gemäß einem Ausführungsbeispiel ausgebildet sind. In manchen Ausführungsformen können mehrere Funktionen in einen oder mehrere Chips integriert werden (z. B. ist anzumerken, dass der Kommunikationschip 1006 Teil des Prozessors 1004 oder auf andere Weise in diesen integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikation zur Übertragung von Daten von der und auf die Computervorrichtung 300. Die Bezeichnung „drahtlos” und ihre Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten unter Nutzung modulierter elektromagnetischer Strahlung über ein nicht festes Medium übertragen. Die Bezeichnung impliziert nicht, dass die mit ihm assoziierten Vorrichtungen keine Drähte enthalten, wenngleich dies in manchen Fällen nicht der Fall ist. Der Kommunikationschip 306 kann eine beliebige Anzahl von Drahtlosstandards oder Protokollen ausführen, einschließlich, aber nicht ausschließlich, WiFi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen von diesen sowie alle anderen Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Computervorrichtung 300 kann eine Vielzahl an Kommunikationschips 306 umfassen. Ein erster Kommunikationschip 306 kann beispielsweise für Drahtloskommunikation kürzerer Reichweite bereitgestellt sein, wie z. B. für WiFi und Bluetooth, während ein zweiter Kommunikationschip 306 für Drahtloskommunikation mit größerer Reichweite dient, wie z. B. für GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO etc.
  • Der Prozessor 1004 umfasst einen integrierten Schaltungs-Nacktchip, der in dem Prozessor 1004 aufgenommen ist. In manchen Ausführungsbeispielen umfasst der integrierte Schaltungs-Nacktchip Schaltungen auf seiner Oberfläche, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -vorrichtungen umgesetzt sind, die unter Anwendung der offenbarten Techniken ausgebildet sind, wie hierin auf verschiedene Weise beschrieben ist. Die Bezeichnung „Prozessor” bezieht sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung, die/der elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuformen, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen integrierten Schaltungs-Nacktchip umfassen, der in dem Kommunikationschip 1006 aufgenommen ist. Gemäß einigen solcher Ausführungsbeispiele umfasst der integrierte Schaltungs-Nacktchip des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen, die unter Anwendung der hierin beschriebenen IC-Fertigungstechniken ausgebildet ist/sind. Wie aus der vorliegenden Offenbarung hervorgeht, ist anzumerken, dass eine Drahtloskapazität für mehrere Standards direkt in den Prozessor 1004 integriert werden kann (z. B. wenn die Funktionalität beliebiger Chips 1006 in den Prozessor 1004 integriert wird, anstatt dass separate Kommunikationschips vorliegen). Außerdem ist anzumerken, dass der Prozessor 1004 ein Chipsatz mit einer solchen Drahtloskapazität sein kann. Zusammengefasst kann eine beliebige Anzahl von Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Auf ähnliche Weise kann ein beliebiger Chip oder Chipsatz mit mehreren darin integrierten Funktionen verwendet werden.
  • In unterschiedlichen Ausführungen kann es sich bei der Computervorrichtung 1000 um einen Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet einen Personal Digital Assistant (PDA), einen ultramobilen PC, ein Mobiltelefon, einen Desktop-Computer, einen Server, einen Drucker, einen Scanner, einen Monitor, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, einen tragbaren Musikplayer, einen digitalen Videorecorder oder eine beliebige andere elektronische Vorrichtung handeln, die eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen umfasst, die unter Anwendung der offenbarten Techniken, wie hierin auf unterschiedliche Weise beschrieben, ausgebildet sind.
  • Weitere Ausführungsbeispiele
  • Die folgenden Beispiele betreffen weitere Ausführungsformen, aus welchen zahlreiche Variationen und Konfigurationen hervorgehen.
  • Beispiel 1 ist eine integrierte Schaltung, die Folgendes umfasst: ein Halbleitersubstrat; eine Gate-Oxid-Schicht, die über dem Halbleitersubstrat angeordnet ist; eine Gate-Metall-Schicht, die über einem Teil der Gate-Oxid-Schicht angeordnet ist; erste und zweite Vertiefungen, die sich durch die Gate-Oxid-Schicht und in das Halbleitersubstrat erstrecken und benachbart in Bezug auf die entsprechenden ersten und zweiten Seitenwände der Gate-Oxid-Schicht und Gate-Metall-Schicht vorliegen; erste und zweite Abstandhalter, die entlang der entsprechenden ersten und zweiten Seitenwände der Gate-Oxid-Schicht und Gate-Metall-Schicht angeordnet sind und sich in die ersten bzw. zweiten Vertiefungen erstrecken; und Source/Drain-(S/D-)Implantate, die in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  • Beispiel 2 umfasst den Gegenstand aus einem der Beispiele 1 und 3 bis 18, wobei die S/D-Implantate Silicium (Si), Siliciumgermanium (SiGe), und/oder Siliciumcarbid (SiC) umfassen.
  • Beispiel 3 umfasst den Gegenstand aus einem der Beispiele 1 bis 2 und 4 bis 18, wobei die S/D-Implantate epitaxiales Silicium (Si) umfassen.
  • Beispiel 4 umfasst den Gegenstand aus einem der Beispiele 1 bis 5 und 5 bis 18, wobei die Gate-Oxid-Schicht als Opferschicht dient.
  • Beispiel 5 umfasst den Gegenstand aus einem der Beispiele 1 bis 4 und 6 bis 18 und umfasst ferner ein Zwischenschichtdielektrikum (ILD), das in den ersten und zweiten Vertiefungen an die ersten und zweiten Abstandhalter angrenzend angeordnet ist.
  • Beispiel 6 umfasst den Gegenstand aus einem der Beispiele 1 bis 5 und 7 bis 18 und umfasst ferner erste und zweite Source/Drain-(S/D-)Kontakte, die in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  • Beispiel 7 umfasst den Gegenstand aus Beispiel 6, wobei die ersten und zweiten S/D-Kontakte sich in die S/D-Implantate erstrecken, die in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  • Beispiel 8 umfasst den Gegenstand aus einem der Beispiele 1 bis 7 und 9 bis 18, wobei sich die ersten und zweiten Vertiefungen in das Halbleitersubstrat über eine Strecke im Bereich von etwa 1–100 nm erstrecken.
  • Beispiel 9 umfasst den Gegenstand aus einem der Beispiele 1 bis 8 und 10 bis 18, wobei sich die ersten und zweiten Vertiefungen in das Halbleitersubstrat über eine Strecke im Bereich von etwa 100–300 nm erstrecken.
  • Beispiel 10 umfasst den Gegenstand aus einem der Beispiele 1 bis 9, 11, und 17 bis 18, wobei die integrierte Schaltung einen Planaren Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) umfasst.
  • Beispiel 11 umfasst den Gegenstand aus Beispiel 10, wobei die ersten und zweiten Vertiefungen in einem Bereich des planaren MOSFET angeordnet sind, in dem Sperrschichtlecken (Lb) auftritt.
  • Beispiel 12 umfasst den Gegenstand aus einem der Beispiele 1 bis 9, 13, und 17 bis 18, wobei die integrierte Schaltung einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) mit drei Gates umfasst.
  • Beispiel 13 umfasst den Gegenstand aus Beispiel 12, wobei die ersten und zweiten Vertiefungen in einem Bereich des MOSFET mit drei Gates angeordnet sind, in dem Sperrschichtlecken (Lb) auftritt.
  • Beispiel 14 umfasst den Gegenstand aus einem der Beispiele 1 bis 9 und 15 bis 18, wobei die integrierte Schaltung einen Feldeffekttransistor auf Gratbasis (finFET) umfasst.
  • Beispiel 15 umfasst den Gegenstand aus Beispiel 14, wobei die ersten und zweiten Vertiefungen in einem Bereich des finFET angeordnet sind, in dem Gate-induziertes Drain-Lecken (GIDL) auftritt.
  • Beispiel 16 umfasst den Gegenstand aus Beispiel 14, wobei das Halbleitersubstrat einen Grat des finFET umfasst und wobei die ersten und zweiten Vertiefungen sich in einen oberen Abschnitt des Grats erstrecken.
  • Beispiel 17 umfasst den Gegenstand aus einem der Beispiele 1 bis 16 und 18, wobei die integrierte Schaltung zumindest einen reduzierten Sperrschichtleckstrom (Lb) und/oder eine erhöhte Schwellenspannung (VT) aufweist.
  • Beispiel 18 umfasst den Gegenstand aus einem der Beispiele 1 bis 17, wobei die integrierte Schaltung zumindest eine verbesserte Durchbruchspannung und/oder eine verbesserte Ausgangsspannung und/oder eine verbesserte Hot-Carrier-Effekt-(HCE-)Leistung aufweist.
  • Beispiel 19 ist ein System auf einem Chip (SoC), das die integrierte Schaltung aus einem der Beispiele 1 bis 18 umfasst.
  • Beispiel 20 ist ein eingebettetes Segment, das die integrierte Schaltung aus einem der Beispiele 1 bis 18 umfasst.
  • Beispiel 21 ist eine tragbare Computervorrichtung, die die integrierte Schaltung aus einem der Beispiele 1 bis 18 umfasst.
  • Beispiel 22 umfasst den Gegenstand aus Beispiel 21, wobei die tragbare Computervorrichtung zumindest ein Element ausgewählt aus Laptop, Netbook, Notebook, ultramobilem PC, Smartphone, Mobiltelefon, Tablet, Personal Digital Assistant (PDA), tragbarem Musikplayer (PMP) und/oder Digitalkamera umfasst.
  • Beispiel 23 ist ein Verfahren zur Ausbildung einer integrierten Schaltung, wobei das Verfahren Folgendes umfasst: das Ausbilden einer Gate-Oxid-Schicht über einem Halbleitersubstrat; das Ausbilden einer Gate-Schicht über der Gate-Oxid-Schicht; das Ausbilden erster und zweiter Vertiefungen angrenzend an entsprechende erste und zweite Seitenwände der Gate-Oxid-Schicht und der Gate-Schicht, wobei sich jede Vertiefung durch die Gate-Oxid-Schicht und in das Halbleitersubstrat erstreckt; das Ausbilden erster und zweiter Abstandhalter in den die ersten bzw. zweiten Vertiefungen, wobei sich die Abstandhalter entlang der entsprechenden ersten und zweiten Seitenwände der Gate-Oxid-Schicht und der Gate-Schicht und in das Halbleitersubstrat erstrecken; und das Ausbilden von Source/Drain-(S/D-)Implantaten in den ersten bzw. zweiten Vertiefungen, wobei sich die Implantate in das Halbleitersubstrat erstrecken.
  • Beispiel 24 umfasst den Gegenstand aus einem der Beispiele 23 und 25 bis 34, wobei das Ausbilden der Gate-Oxid-Schicht über dem Halbleitersubstrat die Anwendung eines thermischen Wachstumsverfahrens, eines atomaren Schichtabscheidungs-(ALD-)Verfahrens, eines chemischen Dampfabscheidungs-(CVD-)Verfahrens und/oder einer Kombination von diesen umfasst.
  • Beispiel 25 umfasst den Gegenstand aus einem der Beispiele 23 bis 24 und 26 bis 34, wobei das Ausbilden der Gate-Schicht über der Gate-Oxid-Schicht die Anwendung eines physikalischen Dampfabscheidungs-(PVD-)Verfahrens, eines Sputterverfahrens, eines Verdampfungsverfahrens, eines chemischen Dampfabscheidungs-(CVD-)Verfahrens, eines Metallabscheidungsverfahrens und/oder einer beliebigen Kombination von diesen umfasst.
  • Beispiel 26 umfasst den Gegenstand aus einem der Beispiele 23 bis 25 und 27 bis 34, wobei das Ausbilden der ersten und zweiten Vertiefungen die Anwendung eines Ätzverfahrens umfasst.
  • Beispiel 27 umfasst den Gegenstand aus einem der Beispiele 23 bis 26 und 28 bis 34, wobei das Ausbilden der ersten und zweiten Abstandhalter in den ersten und zweiten Vertiefungen die Anwendung von zumindest einem chemischen Dampfabscheidungsverfahren (CVD), einem atomaren Schichtabscheidungsverfahren (ALD) und/oder einer beliebigen Kombination davon umfasst.
  • Beispiel 28 umfasst den Gegenstand aus einem der Beispiele 23 bis 27 und 29 bis 34, wobei das Ausbilden der S/D-Implantate die Anwendung von zumindest einem Epitaxieverfahren, einem atomaren Schichtabscheidungsverfahren (ALD) und/oder einer beliebigen Kombination davon umfasst.
  • Beispiel 29 umfasst den Gegenstand aus einem der Beispiele 23 bis 28 und 30 bis 34, wobei vor dem Ausbilden der Gate-Schicht über der Gate-Oxid-Schicht das Verfahren ferner Folgendes umfasst: das Ausbilden einer Dummy-Gate-Schicht über der Gate-Oxid-Schicht, wobei die Dummy-Gate-Schicht anschließend durch die Gate-Schicht ersetzt wird.
  • Beispiel 30 umfasst den Gegenstand aus Beispiel 29, wobei das Ausbilden der Dummy-Gate-Schicht über der Gate-Oxid-Schicht die Anwendung von zumindest einem chemischen Dampfabscheidungs-(CVD-)Verfahren, einem Epitaxieverfahren, einem Flüssigphasenepitaxie-(LPE-)Verfahren und/oder einer beliebigen Kombination von diesen umfasst.
  • Beispiel 31 umfasst den Gegenstand aus einem der Beispiele 23 bis 30 und 32 bis 34, wobei das Verfahren ferner Folgendes umfasst: das Abscheiden eines Zwischenschichtdielektrikum (ILD) in den ersten und zweiten Vertiefungen.
  • Beispiel 32 umfasst den Gegenstand aus Beispiel 31, wobei das Abscheiden des ILD in den ersten und zweiten Vertiefungen die Anwendung von zumindest einem von Hochdichte-Plasma-(HDP-)Verfahren, chemischem Dampfabscheidungs-(CVD-)Verfahren, Schleuderbeschichtungs-/Aufschleuderabbscheidungs-(SOD-)Verfahren und/oder einer beliebigen Kombination von diesen umfasst.
  • Beispiel 33 umfasst den Gegenstand aus einem der Beispiele 23 bis 32 und 34, wobei das Verfahren ferner Folgendes umfasst: das Ausbilden erster und zweiter Source/Drain-(S/D-)Kontakte in den ersten bzw. zweiten Vertiefungen, wobei jeder der ersten und zweiten S/D-Kontakte zumindest teilweise in die S/D-Implantate in den ersten bzw. zweiten Vertiefungen eingebettet ist.
  • Beispiel 34 umfasst den Gegenstand aus Beispiel 33, wobei das Ausbilden der ersten und zweiten S/D-Kontakte in den ersten und zweiten Vertiefungen die Anwendung von zumindest einem physikalischen Dampfabscheidungs-(PVD-)Verfahren, einem Sputterverfahren, einem Elektroplattierungsverfahren und/oder einer beliebigen Kombination von diesen umfasst.
  • Beispiel 35 ist ein Metalloxid-Halbleiter-(MOS-)Verfahrensablauf, der das Verfahren aus einem der Beispiele 23 bis 34 umfasst.
  • Beispiel 36 ist ein durch den Verfahrensablauf aus Beispiel 35 ausgebildeter Transistor.
  • Beispiel 37 ist ein komplementärer Metalloxid-Halbleiter-(CMOS-)Verfahrensablauf, der das Verfahren aus einem der Beispiele 23 bis 34 umfasst.
  • Beispiel 38 ist ein durch den Verfahrensablauf aus Beispiel 37 ausgebildeter Transistor.
  • Beispiel 39 ist eine integrierte Schaltung ausgebildet durch das Verfahren aus einem der Beispiele 23 bis 34.
  • Beispiel 40 ist ein System auf einem Chip (SoC), das die integrierte Schaltung aus Beispiel 39 umfasst.
  • Beispiel 41 ist ein eingebettetes Segment, das die integrierte Schaltung aus Beispiel 39 umfasst.
  • Beispiel 42 ist eine tragbare Computervorrichtung, die die integrierte Schaltung aus Beispiel 39 umfasst.
  • Beispiel 43 umfasst den Gegenstand aus Beispiel 42, wobei die tragbare Computervorrichtung zumindest ein Element ausgewählt aus Laptop, Netbook, Notebook, ultramobilem PC, Smartphone, Mobiltelefon, Tablet, Personal Digital Assistant (PDA), tragbarem Musikplayer (PMP) und/oder Digitalkamera umfasst.
  • Beispiel 44 ist ein Transistor, der Folgendes umfasst: ein Halbleitersubstrat mit einer ersten und zweiten Vertiefung, die in einer Oberfläche von diesem ausgebildet sind, wobei sich die Vertiefungen in das Halbleitersubstrat erstrecken; einen Gate-Körper, der über der Oberfläche des Halbleitersubstrats und angrenzend an und zwischen den ersten und zweiten Vertiefungen ausgebildet ist; erste und zweite Abstandhalter, die entlang entsprechender erster und zweiter Seitenwände des Gate-Körpers angeordnet sind und sich in die ersten bzw. zweiten Vertiefungen erstrecken; und erste und zweite Source/Drain-(S/D-)Architekturen, die angrenzend an den Gate-Körper ausgebildet sind, wobei die ersten und zweiten S/D-Architekturen zumindest teilweise in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  • Beispiel 45 umfasst den Gegenstand aus Beispiel 44, wobei jede der ersten und zweiten S/D-Architekturen Folgendes umfasst: ein S/D-Implantat und einen S/D-Kontakt, der zumindest teilweise in dem S/D-Implantat eingebettet ist.
  • Beispiel 46 umfasst den Gegenstand aus Beispiel 45, wobei das S/D-Implantat Silicium (Si), Siliciumgermanium (SiGe) und/oder Siliciumcarbid (SiC) umfasst.
  • Beispiel 47 umfasst den Gegenstand aus Beispiel 45, wobei das S/D-Implantat epitaxiales Silicium (Si) umfasst.
  • Beispiel 48 umfasst den Gegenstand aus Beispiel 45, wobei jede der ersten und zweiten S/D-Architekturen ferner ein Zwischenschichtdielektrikum (ILD) umfasst, wobei der S/D-Kontakt zumindest teilweise in dem ILD angeordnet ist.
  • Beispiel 49 umfasst den Gegenstand aus einem der Beispiele 44 bis 48 und 50 bis 63 und umfasst ferner eine Gate-Oxid-Schicht, die zwischen dem Gate-Körper und dem Halbleitersubstrat und angrenzend an die und zwischen den ersten und zweiten Vertiefungen angeordnet ist.
  • Beispiel 50 umfasst den Gegenstand aus einem der Beispiele 44 bis 49 und 52 bis 63, wobei jede der ersten und zweiten Vertiefungen eine anisotrope Geometrie aufweist.
  • Beispiel 51 umfasst den Gegenstand aus einem der Beispiele 44 bis 49 und 52 bis 63, wobei jede der ersten und zweiten Vertiefungen eine isotrope Geometrie aufweist.
  • Beispiel 52 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 1–20 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 53 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 20–50 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 54 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 50–80 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 55 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 80–100 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 56 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 100–150 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 57 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 150–200 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 58 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 200–250 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 59 umfasst den Gegenstand aus einem der Beispiele 44 bis 51 und 60 bis 63, wobei jede der ersten und zweiten Vertiefungen sich in eine Tiefe im Bereich von etwa 250–300 nm in das Halbleitersubstrat erstreckt.
  • Beispiel 60 umfasst den Gegenstand aus einem der Beispiele 44 bis 59, wobei der Transistor als planarer Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) ausgebildet ist.
  • Beispiel 61 umfasst den Gegenstand aus einem der Beispiele 44 bis 59, wobei der Transistor als Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) mit drei Gates ausgebildet ist.
  • Beispiel 62 umfasst den Gegenstand aus einem der Beispiele 44 bis 59, wobei der Transistor als Feldeffekttransistor auf Gratbasis (finFET) ausgebildet ist.
  • Beispiel 63 umfasst den Gegenstand aus Beispiel 62, wobei das Halbleitersubstrat einen Grat des finFET umfasst und wobei die Oberfläche mit den darin ausgebildeten ersten und zweiten Vertiefungen einen oberen Abschnitt des Grats umfasst, wobei sich ersten und zweiten Vertiefungen in den Grat erstrecken.
  • Die oben stehende Beschreibung von Ausführungsbeispielen ist zur Veranschaulichung und Erläuterung angeführt. Sie ist nicht vollständig und schränkt die vorliegende Offenbarung auch nicht genau auf die offenbarten Formen ein. Viele Modifikationen und Variationen sind im Licht der vorliegenden Offenbarung möglich. Der Schutzumfang der vorliegenden Offenbarung soll nicht durch diese ausführliche Beschreibung, sondern nur durch die beigefügten Ansprüche eingeschränkt sein. Zukünftig eingereichte Anmeldungen, die Priorität gegenüber der vorliegenden Anmeldung beanspruchen, können den offenbarten Gegenstand auf andere Weise beanspruchen und können im Allgemeinen eine beliebige Reihe einer oder mehrerer Einschränkungen umfassen, die hierin unterschiedlich offenbart oder auf andere Weise aufgezeigt sind.

Claims (25)

  1. Integrierte Schaltung, die Folgendes umfasst: ein Halbleitersubstrat; eine Gate-Oxid-Schicht, die über dem Halbleitersubstrat angeordnet ist; eine Gate-Metall-Schicht, die über einem Teil der Gate-Oxid-Schicht angeordnet ist; erste und zweite Vertiefungen, die sich durch die Gate-Oxid-Schicht und in das Halbleitersubstrat und angrenzend an entsprechende erste und zweite Seitenwände der Gate-Oxid-Schicht und der Gate-Metall-Schicht erstrecken; erste und zweite Abstandhalter, die entlang der entsprechenden ersten und zweiten Seitenwände der Gate-Oxid-Schicht und der Gate-Metall-Schicht angeordnet sind und sich in die ersten bzw. zweiten Vertiefungen erstrecken; und Source/Drain-(S/D-)Implantate, die in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  2. Integrierte Schaltung nach Anspruch 1, wobei die S/D-Implantate Silicium (Si), Siliciumgermanium (SiGe) und/oder Siliciumcarbid (SiC) umfassen.
  3. Integrierte Schaltung nach Anspruch 1, wobei die S/D-Implantate epitaxiales Silicium (Si) umfassen.
  4. Integrierte Schaltung nach Anspruch 1, die ferner ein Zwischenschichtdielektrikum (ILD) umfasst, das in den ersten und zweiten Vertiefungen angrenzend an die ersten und zweiten Abstandhalter angeordnet ist.
  5. Integrierte Schaltung nach Anspruch 1, die ferner erste und zweite Source/Drain-(S/D-)Kontakte umfasst, die in den ersten bzw. zweiten Vertiefungen angeordnet sind, wobei die ersten und zweiten S/D-Kontakte sich in die S/D-Implantate erstrecken, die in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  6. Integrierte Schaltung nach Anspruch 1, wobei die ersten und zweiten Vertiefungen sich über eine Strecke im Bereich von etwa 1–100 nm in das Halbleitersubstrat erstrecken.
  7. Integrierte Schaltung nach Anspruch 1, wobei die ersten und zweiten Vertiefungen sich über eine Strecke im Bereich von etwa 100–300 nm in das Halbleitersubstrat erstrecken.
  8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, wobei die integrierte Schaltung einen planaren Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) umfasst und wobei die ersten und zweiten Vertiefungen in einer Region des planaren MOSFET angeordnet sind, in der Sperrschichtlecken (Lb) auftritt.
  9. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, wobei die integrierte Schaltung einen Metalloxid-Halbleiter-Feldeffekt-Transistor (MOSFET) mit drei Gates umfasst und wobei die ersten und zweiten Vertiefungen in einer Region des MOSFET mit drei Gates angeordnet sind, in der Sperrschichtlecken (Lb) auftritt.
  10. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, wobei die integrierte Schaltung einen Feldeffekttransistor auf Gratbasis (finFET) umfasst und wobei die ersten und zweiten Vertiefungen in einer Region des finFET angeordnet sind, in der Gate-induziertes Drain-Lecken (GIDL) auftritt.
  11. Integrierte Schaltung nach Anspruch 10, wobei das Halbleitersubstrat einen Grat des finFET umfasst und wobei die ersten und zweiten Vertiefungen sich in einen oberen Teil des Grats erstrecken.
  12. Verfahren zur Ausbildung einer integrierten Schaltung, wobei das Verfahren Folgendes umfasst: das Ausbilden einer Gate-Oxid-Schicht über einem Halbleitersubstrat; das Ausbilden einer Gate-Schicht über der Gate-Oxid-Schicht; das Ausbilden von ersten und zweiten Vertiefungen angrenzend an die entsprechenden ersten und zweiten Seitenwände der Gate-Oxid-Schicht und der Gate-Schicht, wobei jede Vertiefung sich durch die Gate-Oxid-Schicht und in das Halbleitersubstrat erstreckt; das Ausbilden von ersten und zweiten Abstandhaltern in den ersten bzw. zweiten Vertiefungen, wobei sich die Abstandhalter entlang den entsprechenden ersten und zweiten Seitenwänden der Gate-Oxid-Schicht und der Gate-Schicht und in das Halbleitersubstrat erstrecken; und das Ausbilden von Source/Drain-(S/D-)Implantaten in den ersten bzw. zweiten Vertiefungen, wobei sich die Implantate in das Halbleitersubstrat erstrecken.
  13. Verfahren nach Anspruch 12, wobei vor dem Ausbilden der Gate-Schicht über der Gate-Oxid-Schicht das Verfahren ferner Folgendes umfasst: das Ausbilden einer Dummy-Gate-Schicht über der Gate-Oxid-Schicht, wobei die Dummy-Gate-Schicht anschließend durch die Gate-Schicht ersetzt wird.
  14. Verfahren nach Anspruch 12, das ferner Folgendes umfasst: das Anordnen eines Zwischenschichtdielektrikums (ILD) in den ersten bzw. zweiten Vertiefungen.
  15. Verfahren nach Anspruch 12, das ferner Folgendes umfasst: das Ausbilden erster und zweiter Source/Drain-(S/D-)Kontakte in den ersten bzw. zweiten Vertiefungen, wobei jeder der ersten und zweiten S/D-Kontakte zumindest teilweise in die S/D-Implantate in den ersten bzw. zweiten Vertiefungen eingebettet ist.
  16. Integrierte Schaltung, die durch ein Verfahren nach einem der Ansprüche 12 bis 15 ausgebildet ist.
  17. System auf einem Chip (SoC), das eine integrierte Schaltung nach Anspruch 16 umfasst.
  18. Eingebettetes Segment, das eine integrierte Schaltung nach Anspruch 16 umfasst.
  19. Tragbare Computervorrichtung, die eine integrierte Schaltung nach Anspruch 16 umfasst.
  20. Tragbare Computervorrichtung nach Anspruch 19, wobei die tragbare Computervorrichtung zumindest ein Element ausgewählt aus Laptop, Netbook, Notebook, ultramobilem PC, Smartphone, Mobiltelefon, Tablet, Personal Digital Assistant (PDA), tragbarem Musikplayer (PMP) und/oder Digitalkamera umfasst.
  21. Transistor, der Folgendes umfasst: ein Halbleitersubstrat mit einer ersten und einer zweiten Vertiefung in einer seiner Oberflächen, wobei sich die Vertiefungen in das Halbleitersubstrat erstrecken; einen Gate-Körper, der über der Oberfläche des Halbleitersubstrats und angrenzend an die und zwischen den ersten und zweiten Vertiefungen ausgebildet ist; eine Gate-Oxid-Schicht, die zwischen dem Gate-Körper und dem Halbleitersubstrat und angrenzend an die und zwischen den ersten und zweiten Vertiefungen angeordnet ist; erste und zweite Abstandhalter, die entlang entsprechender erster und zweiter Seitenwände des Gate-Körpers ausgebildet sind und sich in die ersten bzw. zweiten Vertiefungen erstrecken; und erste und zweite Source/Drain-(S/D-)Architekturen, die angrenzend an den Gate-Körper ausgebildet sind, wobei die ersten und zweiten S/D-Architekturen zumindest teilweise in den ersten bzw. zweiten Vertiefungen angeordnet sind.
  22. Transistor nach Anspruch 21, wobei jede der ersten und zweiten S/D-Architekturen Folgendes umfasst: ein S/D-Implantat; ein Zwischenschichtdielektrikum (ILD), das über dem S/D-Implantat angeordnet ist; und einen S/D-Kontakt, der zumindest teilweise in dem S/D-Implantat eingebettet und zumindest teilweise in dem ILD angeordnet ist.
  23. Transistor nach Anspruch 21, wobei das S/D-Implantat Silicium (Si), Siliciumgermanium (SiGe) und/oder Siliciumcarbid (SiC) umfasst.
  24. Transistor nach Anspruch 21, wobei die ersten und zweiten Vertiefungen sich über eine Strecke von 1–300 nm in das Halbleitersubstrat erstrecken.
  25. Transistor nach einem der Ansprüche 21 bis 24, wobei der Transistor als Feldeffekttransistor auf Gratbasis (finFET) ausgebildet ist, das Halbleitersubstrat einen Grat des finFET umfasst und die Oberfläche mit den darin ausgebildeten ersten und zweiten Vertiefungen einen oberen Teil des Grats umfasst, wobei sich die ersten und zweiten Vertiefungen in den Grat erstrecken.
DE112013006607.6T 2013-03-29 2013-03-29 Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung Pending DE112013006607T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/034705 WO2014158198A1 (en) 2013-03-29 2013-03-29 Transistor architecture having extended recessed spacer and source/drain regions and method of making same

Publications (1)

Publication Number Publication Date
DE112013006607T5 true DE112013006607T5 (de) 2015-10-29

Family

ID=51619961

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013006607.6T Pending DE112013006607T5 (de) 2013-03-29 2013-03-29 Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung

Country Status (8)

Country Link
US (1) US9786783B2 (de)
JP (1) JP2016514905A (de)
KR (1) KR102065523B1 (de)
CN (1) CN105027291A (de)
DE (1) DE112013006607T5 (de)
GB (1) GB2527214B (de)
TW (2) TWI556444B (de)
WO (1) WO2014158198A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2643931C2 (ru) * 2013-06-28 2018-02-06 Интел Корпорейшн Устройства, основанные на избирательно эпитаксиально выращенных материалах iii-v групп
US9082698B1 (en) * 2014-03-07 2015-07-14 Globalfoundries Inc. Methods to improve FinFet semiconductor device behavior using co-implantation under the channel region
KR102376481B1 (ko) 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US10340348B2 (en) 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
CN107104143B (zh) * 2016-02-19 2020-05-29 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
WO2019040071A1 (en) * 2017-08-24 2019-02-28 Intel Corporation FORMATION OF SHARED GRID PATTERNS AND VERTICAL STACK FINFET TRANSISTORS
CN109643742A (zh) 2016-08-26 2019-04-16 英特尔公司 集成电路器件结构和双侧制造技术
US10014303B2 (en) * 2016-08-26 2018-07-03 Globalfoundries Inc. Devices with contact-to-gate shorting through conductive paths between fins and fabrication methods
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
US11869890B2 (en) 2017-12-26 2024-01-09 Intel Corporation Stacked transistors with contact last
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US10629739B2 (en) 2018-07-18 2020-04-21 Globalfoundries Inc. Methods of forming spacers adjacent gate structures of a transistor device
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
KR20210011834A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자
KR20210043842A (ko) 2019-10-14 2021-04-22 삼성전자주식회사 반도체 장치
US11404323B2 (en) 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US20220028997A1 (en) * 2020-07-22 2022-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacers in semiconductor devices

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2705254B2 (ja) 1989-11-15 1998-01-28 日本電気株式会社 半導体装置及びその製造方法
US6531347B1 (en) * 2000-02-08 2003-03-11 Advanced Micro Devices, Inc. Method of making recessed source drains to reduce fringing capacitance
US6870225B2 (en) * 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
JP2004119644A (ja) 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
TW565906B (en) * 2002-10-21 2003-12-11 Nanya Technology Corp A trench type split gate flash memory and the method to fabricate the same
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US20050274994A1 (en) * 2004-06-14 2005-12-15 Rhodes Howard E High dielectric constant spacer for imagers
KR100574497B1 (ko) * 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
US7488650B2 (en) 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
KR100624758B1 (ko) * 2005-03-02 2006-10-30 차도균 온수개폐밸브용 카트리지
KR100683867B1 (ko) * 2006-02-09 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100751803B1 (ko) 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
KR20080029660A (ko) 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US8450165B2 (en) 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
JP2009302317A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法
US8803245B2 (en) * 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
DE102008059500B4 (de) 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
KR101074217B1 (ko) 2009-03-12 2011-10-14 주식회사 하이닉스반도체 리세스드 소스 및 드레인 구조를 이용한 플로팅 바디 셀과 그 제조 방법
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
KR20110049090A (ko) 2009-11-04 2011-05-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
TWI419324B (zh) 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8518758B2 (en) * 2010-03-18 2013-08-27 Globalfoundries Inc. ETSOI with reduced extension resistance
US8633522B2 (en) * 2010-08-31 2014-01-21 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for fabricating the same
CN102386226B (zh) 2010-08-31 2013-08-28 中国科学院微电子研究所 半导体结构及其制造方法
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US20130244006A1 (en) * 2012-03-14 2013-09-19 Fabien Ebnoether Optimal sandwich core structures and forming tools for the mass production of sandwich structures
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US8841711B1 (en) * 2013-03-12 2014-09-23 Globalfoundries Inc. Methods of increasing space for contact elements by using a sacrificial liner and the resulting device

Also Published As

Publication number Publication date
GB2527214B (en) 2020-06-17
TW201642474A (zh) 2016-12-01
TW201507157A (zh) 2015-02-16
US9786783B2 (en) 2017-10-10
CN105027291A (zh) 2015-11-04
KR102065523B1 (ko) 2020-01-13
WO2014158198A1 (en) 2014-10-02
TWI556444B (zh) 2016-11-01
GB201513898D0 (en) 2015-09-23
US20140291737A1 (en) 2014-10-02
JP2016514905A (ja) 2016-05-23
KR20150138166A (ko) 2015-12-09
GB2527214A (en) 2015-12-16
TWI600163B (zh) 2017-09-21

Similar Documents

Publication Publication Date Title
DE112013006607T5 (de) Transistorarchitektur mit erweiterten vertieften Abstandhalter- und Source/Drain-Regionen und Verfahren zu deren Herstellung
DE102013112701B4 (de) Halbleitervorrichtungen
DE112011105979B4 (de) Halbleiterbauelement mit isolierten Halbleiterkörperteilen und Herstellungsverfahren
DE112011106033B4 (de) Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
DE112011105996B4 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper
DE112006003550B4 (de) Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese
DE102014222562B4 (de) Verfahren zum bilden von austauschgatestrukturen und von fins auf finfet-vorrichtungen und die resultierenden vorrichtungen
DE112011105995B4 (de) Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE112016007503T5 (de) Integrierte-Schaltung-Bauelement mit Rückseiten-Zwischenverbindung zu tiefem Source/Drain-Halbleiter
DE112013005622T5 (de) Halbleiterbauelemente mit Germanium-reichen aktiven Schichten & dotierten Übergangsschichten
DE112014000536T5 (de) Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht
DE112011105973T5 (de) Halbleitervorrichtung mit metallischen Quellen- und Senkenregionen
DE102016201156B4 (de) Halbleitervorrichtungsstruktur und Verfahren zum Bilden einer Halbleitervorrichtungsstruktur
DE112013007003T5 (de) Nicht planare Halbleitervorrichtung mit dotierter Unterrippenregion und Verfahren zu deren Herstellung
DE112013007039B4 (de) Das Integrieren VLSI-kompatibler Rippen-Strukturen mit selektivem Epitaxialwachstum und das Fertigen von Vorrichtungen darauf
DE112013006525T5 (de) Herstellung eines Nanodrahttransistors Hartmaskenschichten
CN107660311A (zh) 在替代沟道finfet中的子鳍状物侧壁钝化
DE112015007226T5 (de) Fertigung von nicht-planaren IGZO-Vorrichtungen für eine verbesserte Elektrostatik
DE112011105925T5 (de) Dielektrische Zwischenschicht für nichtplanare Transistoren
DE102020121487A1 (de) Zwischenverbindungsstrukturen und fertigungsverfahren
DE102019108021A1 (de) Wrap-Around-Kontaktstrukturen für Halbleiterfinnen
DE112013007051T5 (de) CMOS-kompatible Polyzid-Sicherungsstruktur und Verfahren zum Herstellen selbiger
DE112013007037T5 (de) Nicht planares Halbleiterbauelement mit selbst ausgerichtetem Steg mit oberer Sperrschicht
DE102021121273A1 (de) Herstellung von gate-all-around-integrierte-schaltung-strukturen mit vor-abstandshalter-abscheidung-geschnittenen gates

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029780000

Ipc: H01L0027020000