KR100574497B1 - 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비대칭 리세스된 게이트를 갖는 MOSFET 및 그 제조 방법에 관한 것으로서, 특히 반도체 기판의 일정 깊이로 리세스 영역과, 리세스 영역을 갭필하며 반도체 기판에 일정 높이로 형성되고, 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인된 리세스된 게이트 전극과, 리세스된 게이트 전극 측면에 형성된 스페이서와, 스페이서에 의해 드러난 반도체 기판내에 도펀트 주입된 소오스/드레인 영역을 구비한다. 그러므로 본 발명은 리세스된 게이트에서 소오스 또는 드레인의 어느 한 영역쪽이 리세스 영역과 미스 얼라인되도록 함으로써 게이트 전극과 소오스/드레인 영역 간의 오버랩을 줄일 수 있고, 소오스/드레인 영역의 프로파일 변경으로 전기장 최고 지점과 스트레스 최고 지점이 일치해서 발생되는 비정상적인 누설 전류를 크게 줄일 수 있다.
비대칭, 리세스된 게이트, 리세스 영역, 미스 얼라인

Description

비대칭 리세스된 게이트를 갖는 ＭＯＳＦＥＴ 및 그 제조 방법{Asysmmetry recess channel MOSFET and method for manufacturing thereof}
도 1a 및 도 1b는 종래 기술에 의한 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다.
도 2는 본 발명의 일 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 제조 방법을 설명하기 위한 공정 순서도이다.
도 4는 본 발명에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 시뮬레이션에 의한 전기장 및 스트레스 결과를 나타낸 도면이다.
도 5a 및 도 5b는 종래 및 본 발명에 따른 리세스된 게이트를 갖는 MOSFET의 활성 영역 마스크 및 게이트 마스크를 비교한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다.
-- 도면의 주요 부분에 대한 부호의 설명 --
100 : 반도체 기판 102 : 소자 분리막
104 : 문턱 전압 조절 영역 108 : 리세스 영역
110 : 게이트 절연막 112, 114 : 게이트 전극
116 : 하드 마스크 118 : 홈
120, 124 : 스페이서 126 : 랜딩 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 DRAM 등 반도체 소자의 리세스 게이트 구조에서 게이트와 소오스/드레인 영역 사이의 오버랩에 의한 비정상적인 누설 전류를 줄일 수 있는 비대칭 리세스된 게이트(recessed channel) MOSFET 및 그 제조 방법에 관한 것이다.
일반적으로 MOSFET는 반도체기판 상부에 형성된 게이트 전극이 얇은 절연막에 의해 격리되어 있는 전계효과 트랜지스터(field effect transistor)로서 접합형 트랜지스터와 같이 임피던스 저하없이 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 소자이다.
그런데 반도체 소자의 집적도가 높아지면서 소자 크기또한 축소되기 때문에 트랜지스터의 문턱 전압이 낮아져 쇼트 채널 효과(short channel effect)가 발생하거나 셀로우 트랜치 소자분리(shallow trench isolation) 공정시 활성 영역의 에지에 의한 INWE(Inverse Narrow Width Effect) 효과가 심화된다. 이에 따라 MOSFET 의 서브 문턱 영역 및 오프(off)-영역에서의 누설 전류 특성이 나타나게 되며 반도체 소자의 특성 저하, 예를 들어, DRAM의 리프레시(refresh) 또는 데이터 보유 시간(retention time) 등의 저하를 야기시킨다.
한편, 최근에는 반도체 기판의 도핑 농도를 증가시키지 않고서도 채널 길이를 증가시켜 문턱 전압 감소를 줄일 수 있는 리세스된 게이트를 갖는 MOSFET가 등장하게 되었다. 이러한 리세스된 게이트를 갖는 MOSFET의 제조 방법은 채널 영역이 되는 반도체 기판을 일정 깊이만큼 리세스하고 리세스된 기판에 게이트 전극을 형성함으로써 수직 방향으로 채널 길이를 증가시켰다. 다시 말해서 반도체 기판이 리세스된 길이만큼 유효 채널 길이가 증가되기 때문에 채널 영역에 도핑 농도를 증가시키지 않고서도 쇼트 채널의 마아진(margin) 확보가 가능하므로 DRAM의 리프레쉬 또는 데이터 보유 시간 등의 특성 저하를 방지한다.
도 1a 및 도 1b는 종래 기술에 의한 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다.
도 1a를 참조하면, 종래 MOSFET는 반도체 기판(10)으로서, 실리콘 기판에 STI 구조의 소자 분리막(12)이 형성되어 있으며 소자 분리막(12) 사이의 기판(10)이 일정 깊이로 리세스 영역에 게이트 절연막(14)을 통해 갭필된 리세스된 게이트 전극(16, 18)이 형성되어 있으며 게이트 전극(16, 18) 측벽에 절연 물질로 이루어진 스페이서(spacer)(22)가 형성되어 있다. 이때 게이트 전극의 하부(16)는 도프트 폴리실리콘, 그 상부(18)는 금속 또는 금속 실리사이드로 형성되어 있으며 게이트 전극 상부에는 절연 물질, 예를 들어 SiON 등의 하드 마스크(20)가 추가 형성된 다.
그리고 스페이서(22)에 의해 드러난 반도체 기판(10)에 n형 또는 p형 도펀트가 이온 주입된 소오스/드레인 영역(24)이 형성되어 있으며 하드 마스크(20) 및 게이트 전극(16, 18) 측벽에 절연 물질로 이루어진 스페이서(26)가 형성되어 있다.
또한 상기 스페이서(26) 사이에 드러난 반도체 기판(10)의 얕게 식각된 홈과 그 공간에 갭필된 콘택(28)이 형성되어 있다.
이와 같은 구성을 갖는 종래 기술에 의한 리세스된 게이트를 갖는 MOSFET는 리세스 영역에 있는 게이트 전극(16)의 폭이 기판 상부의 게이트 전극(18)의 폭보다 넓어져 일반 평면 구조의 MOSFET에 비해 채널 길이가 증가하기 때문에 상술한 쇼트 채널 효과로 인한 문제를 해결한다. 하지만, 게이트 전극(16, 18)과 소오스/드레인 영역(24) 간의 오버랩이 증가(b)하게 되어 GIDL(Gate Induce Drain Leakage)의 증가하거나, 스트레스 최고 지점(stress max point)과 전기장 최고 지점(electron field max point)이 리세스된 게이트 에지에서 일치함(a)에 따라 비정상적으로 누설 전류가 증가하게 되는 등의 문제점을 발생한다. 이에 따라 상기와 같은 리세스된 게이트의 MOSFET를 갖는 DRAM에서 여전히 리프레쉬 또는 데이터 보유 시간 등이 감소하게 된다.
이를 개선하기 위해 도 1b와 같이 리세스된 게이트 전극(16)의 폭을 줄여 소오스 및 드레인 영역을 넓힌 아웃터 게이트 구조로 만드는 경우 폭이 줄어든 리세스된 게이트 영역을 정의하고 이를 식각하는데 매우 어렵다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 리세스된 게이트에서 소오스 또는 드레인의 어느 한 영역쪽이 리세스 영역과 미스 얼라인되도록 함으로써 게이트 전극과 소오스/드레인 영역 간의 오버랩을 줄이면서 비정상적인 누설 전류를 줄일 수 있는 비대칭 리세스된 게이트를 갖는 MOSFET를 제공하는데 있다.
본 발명의 다른 목적은 반도체 기판에 리세스 영역을 형성한 후에 게이트 전극용 도전 물질을 갭필하고 이를 미스 얼라인시켜 패터닝함으로써 소오스 또는 드레인의 어느 한 영역으로 게이트 전극의 폭이 증가된 비대칭의 리세스된 게이트를 형성함으로써 게이트 전극과 소오스/드레인 영역 간의 오버랩을 줄이면서 비정상적인 누설 전류를 줄일 수 있는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 리세스된 게이트를 갖는 MOSFET에 있어서, 반도체 기판의 일정 깊이로 리세스 영역과, 리세스 영역을 갭필하며 반도체 기판에 일정 높이로 형성되고, 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인된 리세스된 게이트 전극과, 리세스된 게이트 전극 측면에 형성된 스페이서와, 스페이서에 의해 드러난 반도체 기판내에 도펀트 주입된 소오스/드레인 영역을 구비한다.
상기 목적을 달성하기 위하여 본 발명의 다른 소자는 리세스된 게이트를 갖는 MOSFET에 있어서, 반도체 기판의 일정 깊이로 리세스 영역과, 리세스 영역을 갭필하며 반도체 기판에 일정 높이로 형성되고, 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되며 나머지 다른 영역과 셀프 얼라인된 리세스된 게이트 전극과, 리세스된 게이트 전극 측면에 형성된 스페이서와, 스페이서에 의해 드러난 반도체 기판내에 도펀트 주입된 소오스/드레인 영역을 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 리세스된 게이트를 갖는 MOSFET를 제조하는 방법에 있어서, 반도체 기판의 일정 깊이를 식각해서 리세스 영역을 형성하는 단계와, 리세스 영역을 갭필하면서 반도체 기판에 일정 높이로 적어도 1층 이상의 도전막을 형성하는 단계와, 도전막을 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되게 패터닝하여 리세스된 게이트 전극을 형성하는 단계와, 리세스된 게이트 전극 측면에 스페이서를 형성하는 단계와, 스페이서에 의해 드러난 반도체 기판내에 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은 리세스된 게이트를 갖는 MOSFET를 제조하는 방법에 있어서, 반도체 기판의 일정 깊이를 식각해서 리세스 영역을 형성하는 단계와, 리세스 영역을 갭필하면서 반도체 기판에 일정 높이로 적어도 1층 이상의 도전막을 형성하는 단계와, 도전막을 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되고 나머지 다른 영역과 셀프 얼라인되게 패터닝하여 리세스된 게이트 전극을 형성하는 단계와, 리세스된 게이트 전 극 측면에 스페이서를 형성하는 단계와, 스페이서에 의해 드러난 반도체 기판내에 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2는 본 발명의 일 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다. 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET는 다음과 같은 구조를 갖는다.
반도체 기판(100)으로서, 실리콘 기판에 STI 구조의 소자 분리막(102)이 형성되어 있으며 소자 분리막(102) 사이의 기판(100) 일부가 일정 깊이로 식각된 리세스 영역에 게이트 절연막(110)을 통해 갭필되며 반도체 기판에 일정 높이로 형성되고, 소오스/드레인 영역(122) 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인된 리세스된 게이트 전극(112, 114)이 형성되어 있다. 그리고 리세스된 게이트 전극(112, 114) 측벽에 절연 물질로 이루어진 스페이서(120)가 형성되어 있다. 이때, 하부 게이트 전극(112)은 도프트 폴리실리콘, 상부 게이트 전극(114)은 금속 또는 금속 실리사이드로 형성되어 있으며 게이트 전극(114) 상부에는 절연 물 질, 예를 들어 SiON 등의 하드 마스크(116)가 추가 형성된다.
그리고 스페이서(120)에 의해 드러난 반도체 기판(100)내에 n형 또는 p형 도펀트가 이온 주입된 소오스/드레인 영역(122)이 형성되어 있으며, 하드 마스크(116) 및 게이트 전극(112, 114) 측벽에 절연 물질로 이루어진 스페이서(124)가 형성되어 있다.
또한 상기 스페이서(124) 사이에 드러난 반도체 기판(100)의 얕게 식각된 홈과 그 공간에 갭필된 콘택(126)이 형성되어 있다.
본 발명의 비대칭 리세스된 게이트를 갖는 MOSFET에 있어서, 리세스된 게이트 전극(112, 114)이 미스 얼라인(misalign)되는 영역은 소오스/드레인 영역 중에서 스토리지노드 전극과 연결될 소오스 영역이 바람직하다. 그리고 드레인 영역쪽 리세스 영역의 상부 에지에는 스페이서(120)와 연결되는 절연막 패턴이 형성된다. 또한 본 발명에서 반도체 기판(100)의 리세스 영역은 50∼2500Å가 바람직하다.
이와 같은 구성을 갖는 본 발명의 일 실시예에 따른 MOSFET는 소오스 영역쪽으로 아웃터 게이트 형태, 그리고 드레인 영역쪽으로 이너 게이트 형태를 갖는 비대칭 리세스된 게이트를 구비함으로써 리세스된 게이트 확보(define) 마아진을 유지하면서 종래보다 게이트와 소오스/드레인 영역 간의 오버랩 길이(C)를 줄일 수 있다. 게다가 본 발명의 MOSFET는 비대칭 리세스된 게이트 구조에 의해 소오스/드레인 영역의 프로파일 형태가 변경되기 때문에 전기장 최고 지점(A)이 리세스 영역의 측면쪽, 그리고 스트레스 최고 지점(B)이 리세스 영역의 에지에 위치하므로 상기 최고 지점의 불일치에 의해 비정상적인 누설 전류가 감소하게 된다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시예에 따른 MOSFET 제조 방법에 대해 설명한다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서, 실리콘 기판에 STI 구조의 소자 분리막(102)을 형성하고, 소자 분리막(102) 사이의 반도체 기판(100)에 n형 또는 p형 도펀트를 이온 주입하여 웰 및 문턱 전압 조절 영역(104)을 형성한다.
그리고 도 3b에 도시된 바와 같이, 반도체 기판(100)에 리세스 영역을 정의하는 포토레지스트 패턴(106)을 형성한 후에, 기판 표면으로부터 일정 깊이, 50∼2500Å 정도 식각하여 리세스 영역(108)을 형성한다.
도 3c에 도시된 바와 같이, 리세스 영역이 있는 반도체 기판(100) 전면에 게이트 절연막(110)을 형성하고, 그 위에 게이트 전극 도전막(112, 114)으로서 도프트 폴리실리콘, 금속 또는 금속 실리사이드를 순차 적층한다. 그리고 SiON 등의 하드 마스크(116)를 추가 적층한다.
소오스 영역쪽으로 미스 얼라인된 리세스된 게이트 전극 마스크를 이용한 건식 식각 공정으로 하드 마스크(116)을 패터닝하고, 게이트 전극 도전막(도시하지 않음)을 순차 패터닝하여 리세스된 게이트 전극(112, 114)을 형성한다.
이때, 본 발명은 게이트 전극 마스크가 소오스 영역쪽으로 미스 얼라인되어 있기 때문에 게이트 전극 패터닝 공정 시, 게이트 전극 마스크의 미스 얼라인으로 드레인 영역과 인접한 리세스 영역과 대응하는 소정 영역이 노출된다. 이에 따라, 상기 게이트 전극 마스크를 식각 마스크로 게이트 전극을 패터닝하게 되면, 노출된 영역 즉, 리세스 영역 내에 위치하는 게이트 전극 도전막의 일부분이 손실되어 홈(118)이 형성된다.
도 3d에 도시된 바와 같이, 리세스된 게이트 전극(112, 114) 측벽 및 반도체 기판 상부에 절연 물질(예를 들어, 실리콘 산화막)로 이루어진 스페이서(120)를 형성한다. 이때 스페이서(120)는 드레인 영역쪽 리세스 영역의 상부 즉, 홈을 갭필하는 절연막 패턴과 함께 형성된다.
그리고, 스페이서(120)에 의해 드러난 반도체 기판(100) 내에 n형 또는 p형 도펀트를 이온 주입하여 소오스/드레인 영역(122)을 형성한다. 이로 인해 비대칭 리세스된 게이트 구조에 의해 소오스/드레인 영역(122)의 수직 프로파일 형태가 변경된다.
계속해서 도 3e에 도시된 바와 같이, 하드 마스크(116) 및 게이트 전극(112, 114) 측벽에 절연 물질로 이루어진 스페이서(124)를 형성하고, 스페이서(124)에 의해 드러난 반도체 기판(100)을 얕게 식각하여 홈을 형성한 후에 도프트 폴리실리콘막 등으로 갭필하고 그 표면을 화학적기계적연마 공정으로 평탄화하여 소오스/드레인 콘택(126)을 형성한다.
도 4는 본 발명에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 시뮬레이션에 의한 전기장 및 스트레스 결과를 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 MOSFET 시뮬레이션 결과를 살펴보면, 비대칭 리세스된 게이트 구조에 의해 소오스/드레인 영역의 프로파일 형태가 변경 되기 때문에 전기장 최고 지점(A)이 리세스 영역의 측면쪽으로, 스트레스 최고 지점(B)이 리세스 영역의 에지에 위치한다. 이로 인해 전기장 및 스트레스 최고 지점이 서로 불일치하기 때문에 리세스된 게이트를 갖는 MOSFET의 비정상적인 누설 전류 특성을 줄일 수 있다.
도 5a 및 도 5b는 종래 및 본 발명에 따른 리세스된 게이트를 갖는 MOSFET의 활성 영역 마스크 및 게이트 마스크를 비교한 도면이다.
도 5a에 도시된 종래 리세스된 게이트 마스크(142)에 비해 도 5b의 본 발명의 게이트 마스크(142)는 피쳐(feature) 또는 게이트 길이의 약 0.1배∼0.5배 미스 얼라인된 폭(d)을 갖는다. 미설명된 도면 부호 140은 활성 영역, 144는 리세스된 게이트 마스크를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET 구조를 나타낸 수직 단면도이다. 도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 비대칭 리세스된 게이트를 갖는 MOSFET는 다음과 같은 구조를 갖는다.
다른 실시예에 따른 비대칭 리세스 게이트는 도 6에 도시한 바와 같이, 리세스된 게이트 전극(212)의 폭을 줄여 소오스 및 드레인 영역을 넓힌 아웃터 게이트 구조로 만드는 경우 폭이 줄어든 리세스된 게이트 영역을 정의하고 이를 식각하여 형성한다.
보다 상세하게는, 반도체 기판(200)으로서, 실리콘 기판에 STI 구조의 소자 분리막(202)이 형성되어 있으며 소자 분리막(202) 사이의 기판(200) 일부가 일정 깊이로 식각된 리세스 영역에 게이트 절연막(210)이 형성되어 있다. 이때, 리세스 영역은 게이트 전극 형성 영역의 폭에 비해 작은 폭을 가지게 형성되어 있다.
리세스 영역 내에 갭필되어 반도체 기판(200)에 일정 높이로 형성되고, 소오스/드레인 영역(222) 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되며 나머지 다른 리세스 영역과는 정 얼라인된 리세스된 게이트 전극(212, 214)이 형성되어 있다. 이에 따라, 리세스된 게이트 전극(212)의 폭을 줄여 소오스 및 드레인 영역(222)을 넓힌 아웃터 게이트 구조로 만드는 것이 가능하다.
이때, 게이트 전극(214) 상부에는 절연 물질, 예를 들어 SiON 등의 하드 마스크(216)가 추가 형성된다. 그리고 리세스된 게이트 전극(212, 214) 측벽에 절연 물질로 이루어진 스페이서(210)가 형성되어 있다.
스페이서(20)에 의해 드러난 반도체 기판(200) 내에 n형 또는 p형 도펀트가 이온 주입된 소오스/드레인 영역(222)이 형성되어 있으며, 하드 마스크(216) 및 게이트 전극(212, 214) 측벽에 절연 물질로 이루어진 스페이서(224)가 형성되어 있다. 또한 상기 스페이서(224) 사이에 드러난 반도체 기판(200)의 얕게 식각된 홈과 그 공간에 갭필된 콘택(226)이 형성되어 있다.
즉, 본 발명의 다른 실시예에 따른 MOSFET의 리세스된 게이트 전극은 소오스 영역쪽으로 아웃터 게이트 형태를 가지고 드레인 영역쪽으로 정 얼라인되는 비대칭적인 리세스된 게이트 구조를 갖는다. 이에 따라 리세스된 게이트 확보(define) 마아진을 유지하면서 종래보다 게이트와 소오스/드레인 영역 간의 오버랩 길이를 줄일 수 있다.
게다가 본 발명의 MOSFET는 비대칭 리세스된 게이트 구조에 의해 소오스/드레인 영역의 프로파일 형태가 변경되기 때문에 전기장 최고 지점(A)이 리세스 영역의 측면쪽, 그리고 스트레스 최고 지점(B)이 리세스 영역의 에지에 위치하므로 상기 최고 지점의 불일치에 의해 비정상적인 누설 전류가 감소하게 된다(도 2 참조).
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 상술한 바와 같이 본 발명은, 리세스된 게이트에서 소오스 또는 드레인의 어느 한 영역쪽이 리세스 영역과 미스 얼라인되도록 함으로써 게이트 전극과 소오스/드레인 영역간의 오버랩을 줄일 수 있다.
또한 본 발명은 비대칭 리세스된 게이트 구조에 의해 소오스/드레인 영역의 프로파일 형태가 변경되기 때문에 전기장 최고 지점과 스트레스 최고 지점이 서로 일치해서 발생되는 비정상적인 누설 전류를 크게 줄일 수 있어 DRAM에서의 리프레쉬 또는 데이터 보유 시간 등의 전기적 특성을 향상시킬 수 있다.

Claims (18)

  1. 리세스된 게이트를 갖는 MOSFET에 있어서,
    반도체 기판의 일정 깊이로 리세스 영역과,
    상기 리세스 영역을 갭필하며 상기 반도체 기판에 일정 높이로 형성되고, 상기 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인된 리세스된 게이트 전극과,
    상기 리세스된 게이트 전극 측면에 형성된 스페이서 및
    상기 스페이서에 의해 드러난 상기 반도체 기판 내에 도펀트 주입된 소오스/드레인 영역을 구비하는 비대칭 리세스된 게이트를 갖는 MOSFET.
  2. 제 1항에 있어서,
    상기 리세스된 게이트 전극이 미스 얼라인되는 영역은 상기 소오스 영역인 비대칭 리세스된 게이트를 갖는 MOSFET.
  3. 제 1항에 있어서,
    상기 드레인 영역쪽 리세스 영역의 상부 에지에는 상기 스페이서와 연결되는 절연막 패턴이 형성되는 비대칭 리세스된 게이트를 갖는 MOSFET.
  4. 제 1항에 있어서,
    상기 리세스 영역은 50∼2500Å인 비대칭 리세스된 게이트를 갖는 MOSFET.
  5. 제 1항에 있어서,
    상기 리세스된 게이트 전극 상부에 형성된 하드 마스크를 더 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET.
  6. 리세스된 게이트를 갖는 MOSFET에 있어서,
    반도체 기판의 일정 깊이로 리세스 영역와,
    상기 리세스 영역을 갭필하며 상기 반도체 기판에 일정 높이로 형성되고, 상기 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되며 나머지 다른 영역과 정 얼라인된 리세스된 게이트 전극과,
    상기 리세스된 게이트 전극 측면에 형성된 스페이서 및
    상기 스페이서에 의해 드러난 상기 반도체 기판 내에 도펀트 주입된 소오스/드레인 영역을 구비하는 비대칭 리세스된 게이트를 갖는 MOSFET.
  7. 제 6항에 있어서,
    상기 리세스된 게이트 전극이 미스 얼라인되는 영역은 상기 소오스 영역인 비대칭 리세스된 게이트를 갖는 MOSFET.
  8. 제 6항에 있어서,
    상기 리세스 영역은 50∼2500Å인 비대칭 리세스된 게이트를 갖는 MOSFET.
  9. 제 6항에 있어서,
    상기 리세스된 게이트 전극 상부에 형성된 하드 마스크를 더 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET.
  10. 리세스된 게이트를 갖는 MOSFET를 제조하는 방법에 있어서,
    반도체 기판의 일정 깊이를 식각해서 리세스 영역을 형성하는 단계와,
    상기 리세스 영역을 갭필하면서 상기 반도체 기판에 일정 높이로 적어도 1층 이상의 도전막을 형성하는 단계와,
    상기 도전막을 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역 과 미스 얼라인되게 패터닝하여 리세스된 게이트 전극을 형성하는 단계와,
    상기 리세스된 게이트 전극 측면에 스페이서를 형성하되, 는 단계 및
    상기 스페이서에 의해 드러난 상기 반도체 기판 내에 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  11. 제 10항에 있어서,
    상기 리세스된 게이트 전극이 미스 얼라인되는 영역은 상기 소오스 영역인 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  12. 제 10항에 있어서,
    상기 스페이서를 형성하는 단계에서, 상기 드레인 영역쪽 리세스 영역의 상부 에지에 상기 스페이서와 연결되는 절연막 패턴을 형성하는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  13. 제 10항에 있어서,
    상기 리세스 영역은 50∼2500Å인 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  14. 제 10항에 있어서,
    상기 도전막 상부에 하드 마스크를 형성하는 단계를 더 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  15. 리세스된 게이트를 갖는 MOSFET를 제조하는 방법에 있어서,
    반도체 기판의 일정 깊이를 식각해서 리세스 영역을 형성하는 단계와,
    상기 리세스 영역을 갭필하면서 상기 반도체 기판에 일정 높이로 적어도 1층 이상의 도전막을 형성하는 단계와,
    상기 도전막을 소오스/드레인 영역 중 어느 한 영역에 대응되는 리세스 영역과 미스 얼라인되고 나머지 다른 영역과 정 얼라인되게 패터닝하여 리세스된 게이트 전극을 형성하는 단계와,
    상기 리세스된 게이트 전극 측면에 스페이서를 형성하는 단계 및
    상기 스페이서에 의해 드러난 상기 반도체 기판내에 도펀트를 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  16. 제 15항에 있어서,
    상기 리세스된 게이트 전극이 미스 얼라인되는 영역은 상기 소오스 영역인 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  17. 제 15항에 있어서,
    상기 리세스 영역은 50∼2500Å인 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
  18. 제 15항에 있어서,
    상기 도전막 상부에 하드 마스크를 형성하는 단계를 더 포함하는 비대칭 리세스된 게이트를 갖는 MOSFET의 제조 방법.
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