JP2005183976A - シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法 - Google Patents

シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法 Download PDF

Info

Publication number
JP2005183976A
JP2005183976A JP2004364150A JP2004364150A JP2005183976A JP 2005183976 A JP2005183976 A JP 2005183976A JP 2004364150 A JP2004364150 A JP 2004364150A JP 2004364150 A JP2004364150 A JP 2004364150A JP 2005183976 A JP2005183976 A JP 2005183976A
Authority
JP
Japan
Prior art keywords
mask layer
insulating film
silicon substrate
forming
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004364150A
Other languages
English (en)
Other versions
JP5134760B2 (ja
Inventor
永 善 ▲そう▼
Young-Sun Cho
Tae-Hyuk Ahn
太 赫 安
Jung-Sik Jeon
貞 植 全
Jun-Sik Hong
▲しゅん▼ 植 洪
Ji-Hong Kim
志 紅 金
Hong-Mi Park
弘 美 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005183976A publication Critical patent/JP2005183976A/ja
Application granted granted Critical
Publication of JP5134760B2 publication Critical patent/JP5134760B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 リセスチャンネルアレイトランジスタの製造方法を提供する。
【解決手段】 シリコン基板とのエッチング選択比が大きいマスク層パターンを用いてシリコン基板及び分離絶縁膜をエッチングしリセスチャンネルトレンチを形成する。次いで、前記リセスチャンネルトレンチに、ゲート絶縁膜及びリセスゲートスタックを形成した後、前記リセスゲートスタックの両側壁のシリコン基板に、ソース/ドレインを形成してリセスチャンネルアレイトランジスタを完成する。本発明は、リセスチャンネルトレンチ形成時に、シリコン基板とのエッチング選択比が大きいマスク層パターンを用いてリセスチャンネルトレンチの深さを容易に調節し、シリコン基板のエッチング均一度を向上させ得る。
【選択図】 図14A

Description

本発明はトランジスタ半導体素子製造方法に係り、特に、リセスチャンネルアレイトランジスタの製造方法に関する。
集積回路半導体素子の集積度が増加し、デザインルール(design rule)が急激に減少するにつれて、トランジスタの安定的な動作を確保することが困難になりつつある。例えば、集積回路素子のデザインルールの減少につれて、ゲートの幅が縮小されており、トランジスタの短チャンネル(short channel)化が急激に進んでいる。これにより、短チャンネル効果(short channel effect)が頻繁に発生している。
このような短チャンネル効果によって、トランジスタのソース(source)とドレイン(drain)の間にパンチスルー(punch through)が深刻に発生しており、このようなパンチスルーはトランジスタ素子の誤動作の主要原因として認識されている。このような短チャンネル効果を克服するために、結局、デザインルールの減少にも拘らず、チャンネルの長さを更に確保する方法が多様に研究されている。特に、制限されたゲート線幅に対し、チャンネルの長さを更に拡張させる構造として、ゲート下のシリコン基板をリセスし、チャンネルの長さを更に延ばそうとする試みとして、リセスチャンネルアレイトランジスタを形成しようとする試みが多く行われている。
図1ないし図5は、従来技術によるリセスチャンネルアレイトランジスタの製造方法を説明するために示した断面図である。
図1を参照すれば、シリコン基板100のトレンチ102に埋め込まれた分離絶縁膜(isolation insulating layer)104を形成してアクティブ領域(Active region、AR)を定義する。前記分離絶縁膜104は酸化膜で形成する。前記分離絶縁膜104が形成された領域はフィールド領域FRとなる。前記トレンチ102内壁には、ライナー膜103を形成して分離絶縁膜104を保護する。前記ライナー膜103は窒化膜で形成する。
前記分離絶縁膜104が形成されたシリコン基板100の全面にバッファ絶縁膜106を形成する。前記バッファ絶縁膜106は、100ないし200Åの厚さの酸化膜で形成する。次いで、前記バッファ絶縁膜106上にポリシリコンマスク層108を形成する。前記ポリシリコンマスク層108は1000Åの厚さで形成する。
図2を参照すれば、前記ポリシリコンマスク層108上に有機反射防止膜(organic anti−reflective coating layer)110を形成する。前記有機反射防止膜110は800Åの厚さで形成する。前記有機反射防止膜110は、後工程でフォトレジストパターンを形成するための露光時に、前記ポリシリコンマスク層108からの光反射を防止するために形成する。前記有機反射防止膜110上に、写真エッチング工程を用いてフォトレジストパターン112を形成する。
図3を参照すれば、前記フォトレジストパターン112をエッチングマスクとして、有機反射防止膜110、ポリシリコンマスク層108及びバッファ絶縁膜106をエッチングし、有機反射防止膜パターン110a、ポリシリコンマスク層パターン108a及びバッファ絶縁膜パターン106aを順次形成する。前記有機反射防止膜110、ポリシリコンマスク層108及びバッファ絶縁膜106のエッチングは、ポリシリコンエッチング装備でHBr及びClガスを用いたプラズマ方法で行う。前記有機反射防止膜パターン110a、ポリシリコンマスク層パターン108a及びバッファ絶縁膜パターン106aによって、シリコン基板100の表面が一部露出される。前記露出された部分に、後工程でリセスチャンネルトレンチが形成される。
図4及び図5を参照すれば、図4に示したように、先工程でエッチングマスクとして用いられたフォトレジストパターン112a及び有機反射防止膜パターン110aを順次除去する。その結果、シリコン基板100上には、バッファ絶縁膜パターン106a及びポリシリコンマスク層パターン108aのみが残る。
次に、図4及び図5に示したように、前記ポリシリコンマスク層パターン108a及びバッファ絶縁膜パターン106aをエッチングマスクとして、シリコン基板100及び分離絶縁膜104をエッチングしリセスチャンネルトレンチ114、116を形成する。前記シリコン基板100及び分離絶縁膜104のエッチングは、ポリシリコンエッチング装備でAr、CF、Cl、及びOの組み合わせガスを用いたプラズマエッチング方法で行う。
前記リセスチャンネルトレンチ114、116は、次の二段階でエッチングする。すなわち、第一段階で前記ポリシリコンマスク層パターン108aの全てがエッチングされる終点(end point)まで前記シリコン基板100をエッチングした後、第2段階でオーバーエッチングを行う。
前記ポリシリコンマスク層パターン108aとシリコン基板100とのエッチング率がほぼ同じであるため、前記ポリシリコンマスク層パターン108aがエッチングされる高さほどシリコン基板100がエッチングされ、リセスチャンネルトレンチの深さH2が決まる。換言すれば、前記リセスチャンネルトレンチの深さH2は、ポリシリコンマスク層パターンの高さによって決まる。
尚、分離絶縁膜104に対し、ポリシリコンマスク層パターン108aのエッチング選択比を大きくしたため、分離絶縁膜104に形成されるリセスチャンネルトレンチ114の深さH2は、前記シリコン基板100に形成されるリセスチャンネルトレンチ116の深さH1より小さくなる。次に、リセスチャンネルトレンチ114、116内にゲート酸化膜(図示せず)及びリセスゲートスタック(図示せず)を形成することによって、リセスチャンネルアレイトランジスタを完成する。
ところが、従来のリセスチャンネルアレイトランジスタの製造方法は、図3に説明したように、ポリシリコン膜のエッチング装備でポリシリコンマスク層108をエッチングするため、バッファ絶縁膜106を効果的にエッチングし難いという問題点がある。換言すれば、ポリシリコンマスク層108のエッチング時に用いられるHBr及びClガスは酸化膜選択比が高いため、ポリシリコンマスク層108のエッチングが終わってからバッファ絶縁膜106が露出されれば、エッチング時に発生した反応生成物がバッファ絶縁膜106に付着されて酸化膜副産物を発生させる。このように発生した酸化膜副産物は、リセスチャンネルトレンチのプロファイル及びリセスチャンネルトレンチの深さ均一度を不良にする。
また、従来のリセスチャンネルアレイトランジスタの製造方法は、図4及び図5で説明したリセスチャンネルトレンチの形成工程で、リセスチャンネルトレンチの深さの調節及びシリコン基板のエッチング均一度を確保し難いという問題点がある。これと関連し、シリコン基板に形成されるリセスチャンネルトレンチの形成過程を図6ないし図8を参照してより詳しく説明する。
図6ないし図8は、図4及び図5のリセスチャンネルトレンチの形成過程を説明するための模式図である。図6ないし図8において、図4及び図5と同じ参照番号は同じ部材を示す。
図6を参照すれば、シリコン基板100上に、バッファ絶縁膜パターン106a及びポリシリコンマスク層パターン108aが形成されている。前記バッファ絶縁膜パターン106a及びポリシリコンマスク層パターン108aによって、シリコン基板100が露出されている。前記露出されたシリコン基板100部分は、リセスチャンネルトレンチが形成される部分である。そして、前記リセスチャンネルトレンチが形成される部分は、シリコン基板100を全体的に見れば狭い領域NR、例えばセル領域であり、リセスチャンネルトレンチが形成されていない領域は広い領域WRである。
図7を参照すれば、図7は、シリコン基板の狭い領域NRに、リセスチャンネルトレンチが少し形成された状態を示した図面である。ポリシリコンマスク層パターン108a及びバッファ絶縁膜パターン106aをエッチングマスクとして、シリコン基板100をエッチングし、狭い領域NRにリセスチャンネルトレンチ116を形成する。前記リセスチャンネルトレンチ116の深さは、前記ポリシリコンマスク層がエッチングされた部分120の高さに該当する。図7において、矢印はエッチング方向を示す。
図8を参照すれば、図8は、シリコン基板100の狭い領域NRに、リセスチャンネルトレンチ116が完全に形成された状態を示した図面である。ポリシリコンマスク層パターン108a及びバッファ絶縁膜パターン106aをエッチングマスクとして、シリコン基板100をエッチングし、狭い領域NRにリセスチャンネルトレンチ116を形成する。前記リセスチャンネルトレンチ116の深さは、前記ポリシリコンマスク層108aがエッチングされた部分122の高さに該当する。
ところが、図8のリセスチャンネルトレンチ116は、狭い領域NR(セル領域)にのみ形成するため、ポリシリコンマスク層パターン108aが全てエッチングされた後に、広い領域WRのバッファ絶縁膜パターン106aが露出されれば、エッチングチェンバー内の雰囲気の変化が激しくなる。これにより、図8の矢印で示したように、プラズマエッチングガスが狭い領域NRのリセスチャンネルトレンチ116に集中する。このように、プラズマエッチングガスが狭い領域NRに形成されたリセスチャンネルトレンチ116に集中すれば、リセスチャンネルトレンチ116の深さを調節し難く、且つシリコン基板100のエッチング均一度を確保し難い。
従って、本発明が達成しようとする技術的課題は、前述した問題点を解決しリセスチャンネルトレンチの深さを調節することができ、かつシリコン基板のエッチング均一度を向上させることができるリセスチャンネルアレイトランジスタの製造方法を提供することである。
前記技術的課題を達成するために、本発明のリセスチャンネルアレイトランジスタの製造方法は、分離絶縁膜及びアクティブ領域ARが限られたシリコン基板上に、バッファ絶縁膜と、前記シリコン基板とのエッチング選択比が大きいマスク層を形成することを含む。前記マスク層は、シリコン窒化膜、例えばSiON膜やSi膜を用いることができる。
次いで、前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域ARの及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する。前記露出されたアクティブ領域ARのシリコン基板及び分離絶縁膜をエッチングし、リセスチャンネルトレンチを形成する。
前記リセスチャンネルトレンチを形成するためのエッチング時に、前記シリコン基板に対するマスク層パターンのエッチング選択比を3:1とすることができる。前記リセスチャンネルトレンチを形成する時、前記マスク層パターンはシリコン基板とのエッチング選択比が大きいため、全部エッチングされずに一部が残る。このように、残ったマスク層パターンにより、前記リセスチャンネルトレンチの形成時に、エッチングチェンバー内の雰囲気変化が激しくないため、リセスチャンネルトレンチの深さを調節することが容易であり、且つシリコン基板のエッチング均一度を向上させ得る。
次に、前記残ったマスク層パターンを除去する。前記残ったマスク層パターンの除去時に、前記トレンチの側壁に形成されたシリコンフェンスも同時に除去する。前記マスク層パターン及びシリコンフェンスの同時除去は、化学的乾式エッチング方法または湿式エッチング方法を用いて行える。このように、残ったマスク層パターンの除去時に、シリコンフェンスも同時に除去するため、製造工程を追加しなくても良い。
次に、前記リセスチャンネルトレンチにゲート絶縁膜及びリセスゲートスタックを形成した後、前記リセスゲートスタックの両側壁のシリコン基板に、ソース/ドレインを形成してリセスチャンネルアレイトランジスタを完成する。
以上のように、本発明は、リセスチャンネルトレンチ形成時に、シリコン基板とのエッチング選択比が大きいマスク層パターンを用いてリセスチャンネルトレンチの深さを容易に調節し、シリコン基板のエッチング均一度を向上させ得る。
本発明のリセスチャンネルアレイトランジスタの製造方法は、シリコンとのエッチング選択比が高いマスク膜を用いることによって、リセスチャンネルトレンチのターゲットの深さほどエッチングを進行しても、エッチングチェンバー内の雰囲気が変わらないため、リセスチャンネルトレンチの深さを容易に調節でき、シリコン基板のエッチング均一度を向上させ得る。
本発明のリセスチャンネルアレイトランジスタの製造方法は、マスク層パターンとしてSiON膜やSi膜を用いる場合、リセスチャンネルトレンチ形成後に行うシリコンフェンス除去工程で残留するマスク層パターンを除去でき、追加的な工程が必要ではない。
本発明のリセスチャンネルアレイトランジスタの製造方法は、リセスチャンネルトレンチを形成するための写真工程時に、マスク層を反射防止膜として用いることによって、工程単純化を達成し得る。
また、本発明のリセスチャンネルアレイトランジスタの製造方法は、窒化膜エッチング装備でマスク層及びバッファ絶縁膜をエッチングするため、従来技術と違ってバッファ絶縁膜を酸化膜副産物なしで正確にエッチングできる。
以下、添付図面を参照して本発明の実施形態を詳細に説明する。しかし、次に例示する本発明の実施形態は多様な形態に変形でき、本発明の範囲が次に詳述する実施形態に限られるものではない。本発明の実施形態は、当業者に、本発明をより完全に説明するために提供される。図面において、膜または領域の大きさ及び厚さは、明細書の明確性のために誇張したものである。
図9は、本発明にかかるリセスアレイチャンネルトランジスタの製造方法に適用されたマスク層パターンを示すレイアウト図である。
図9を参照すれば、シリコン基板上に、リセスチャンネルアレイトランジスタを形成するためのアクティブ領域ARが形成されている。前記アクティブ領域ARを除いた部分がトレンチ絶縁膜の形成されるフィールド領域FRである。前記アクティブ領域AR及びフィールド領域FRを縦方向に横切って直線ライン形にマスク層パターンMPが形成されている。前記マスクパターンMP間のアクティブ領域ARに、リセスチャンネルトレンチRCTが形成されている。図9において、A−A’方向はリセスチャンネルトレンチを横切る横方向の切断線を示し、B−B’方向はリセスチャンネルトレンチに沿う縦方向の切断線を示す。
図10ないし図14は、本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。図10Aないし図14A、及び図10Bないし図14Bは、それぞれ図9のA−A’線及びB−B’線断面図である。
図10A及び図10Bを参照すれば、シリコン基板200の一定部分を選択的にエッチングしてトレンチ202を形成する。前記トレンチ202の内壁にはライナー膜203を形成する。前記ライナー膜203は窒化膜を用いて形成する。前記ライナー膜203は、トレンチエッチング時に損傷されたシリコン基板を緩和させ、後に形成される分離絶縁膜を保護する役割をする。
前記トレンチ202に分離絶縁膜204を形成し、フィールド領域FRとアクティブ領域ARを定義する。前記分離絶縁膜204が形成された領域はフィールド領域FRとなる。
前記分離絶縁膜204が形成されたシリコン基板200の全面にバッファ絶縁膜206を形成する。前記バッファ絶縁膜206は100〜200Åの厚さで形成する。前記バッファ絶縁膜206は酸化膜で形成する。前記バッファ絶縁膜206はシリコン基板200のアクティブ領域AR及び分離絶縁膜204上に形成される。
前記バッファ絶縁膜206上にマスク層208を形成する。前記マスク層208はシリコン(シリコン基板)とのエッチング選択比が高い物質膜を用いて形成する。前記マスク層208は400ないし600Åの厚さで形成する。前記マスク層208はシリコン窒化膜、例えばSiON膜やSi膜を用いて形成する。前記マスク層208の例として挙げたSiON膜やSi膜は、シリコン基板とのエッチング選択比が3:1程となる物質である。
前記マスク層208上に、後工程でリセスチャンネルトレンチを形成するためのフォトレジストパターン209を形成する。前記フォトレジストパターン209は写真工程を用いて形成する。前記リセスチャンネルトレンチを形成するための写真工程時に、マスク層208を反射防止膜として用いることができ、従来のように有機反射防止膜を更に形成する必要がないため工程を単純化できる。
図11A及び図11Bを参照すれば、マスク層パターン及びバッファ絶縁膜パターンは、次の2つの方法によって形成される。
第一に、前記フォトレジストパターン209をエッチングマスクとして、前記マスク層208及びバッファ絶縁膜206を順次エッチングし、マスク層パターン208a及びバッファ絶縁膜パターン206aを形成する。次いで、前記エッチングマスクとして用いられたフォトレジストパターン209を除去する。前記マスク層208及びバッファ絶縁膜206のエッチングは、窒化膜エッチング装備でF及びClガスを用いたプラズマエッチング方法で行う。
第二に、前記フォトレジストパターン209をマスクとして、前記マスク層208を選択的にエッチングし、マスク層パターン208aを形成する。前記マスク層208のエッチングは、窒化膜エッチング装備でF及びClガスを用いたプラズマエッチング方法で行う。次いで、前記フォトレジストパターン209及びマスク層パターン208aをエッチングマスクとして、前記バッファ絶縁膜206を湿式エッチングし、バッファ絶縁膜パターン206aを形成する。次に、前記フォトレジストパターン209を除去する。
本発明は従来と違って、酸化膜とのエッチング選択比が高いHBr及びClガスを用いたポリシリコン膜エッチング装備を使用せずに、窒化膜エッチング装備や湿式エッチング方法でマスク層208及びバッファ絶縁膜206をエッチングするため、バッファ絶縁膜206を酸化膜副産物なしで正確にエッチングできる。
前記マスク層パターン208a及びバッファ絶縁膜パターン206aにより、シリコン基板200のアクティブ領域AR及び分離絶縁膜204表面の一部が完全に露出される。前記完全に露出された部分には、後工程でリセスチャンネルトレンチが形成される。
図12A及び図12Bを参照すれば、前記マスク層パターン208a及びバッファ絶縁膜パターン206aをエッチングマスクとして、シリコン基板200及び分離絶縁膜204をエッチングし、リセスチャンネルトレンチ210、212を形成する。前記マスク層パターン208aは、前記シリコン基板200及び分離絶縁膜204のエッチングの間に高さが小さくなる。前記マスク層パターン208aを600Åの厚さで形成する場合、残るマスク層パターン208aの厚さは200Åとなる。前記シリコン基板200及び分離絶縁膜204のエッチングは、ポリシリコンエッチング装備でAr、CF、Cl、及びHBrの組み合わせガスを用いたプラズマエッチング方法で行う。
前記リセスチャンネルトレンチ210、212を形成するためのエッチング時に、シリコン(シリコン基板)とのエッチング選択比が高いマスク層パターン208aをエッチングマスクとして、シリコン基板200をエッチングするため、シリコン基板200のアクティブ領域ARに形成されるリセスチャンネルトレンチの深さH1を適切に調節しつつ形成できる。これに関しては後述する。前記リセスチャンネルトレンチ210、212を形成するためのエッチング時に、分離絶縁膜204に対するマスク層パターン208aのエッチング選択比を大きくしたため、分離絶縁膜204に形成されるリセスチャンネルトレンチ212の深さH2は、前記シリコン基板200に形成されるリセスチャンネルトレンチ212の深さH1より小さくなる。
そして、前記リセスチャンネルトレンチ210、212を形成するためのエッチング時に、ポジティブ傾斜度を有するトレンチ202を境にエッチングが進むため、図12Bに示したように、リセスチャンネルトレンチ210の底面の両側にシリコンフェンス(Si fence)214が形成される。すなわち、点線円で示されているように、トレンチ202の側壁とリセスチャンネルトレンチ210側壁との間に、シリコン基板200の一部が残留する。前記シリコンフェンス214は、従来技術により、ポリシリコンマスク層パターンを用いてリセスチャンネルトレンチを形成しても同様に形成される。
図13A及び図13Bを参照すれば、前記マスク層パターン208aを化学的乾式エッチング(chemical dry etch)方法または湿式エッチング方法を用いて除去する。前記化学的乾式エッチング方法は、CF、O、N及びHFガスを用いてプラズマエッチングする。前記湿式エッチング方法は燐酸溶液を用いて行う。前記化学的乾式エッチング方法や湿式エッチング方法は、等方性エッチング特性を有するため、前記リセスチャンネルトレンチ210、212の深さも更に深くなり得る。
前記マスク層パターン208aの除去時に、図13Bに示したように、前記シリコンフェンス214も同時に除去される。従って、本発明は、従来技術に比べても製造工程が追加されずにシリコンフェンス214を除去する。前記マスク層パターン208aをエッチングして除去する時、前記バッファ絶縁膜パターン206aは除去せずに残す。前記残されたバッファ絶縁膜パターン206aは、シリコン基板200のアクティブ領域ARを保護する役割をする。
図14A及び図14Bを参照すれば、リセスチャンネルトレンチ210の内壁にゲート絶縁膜215を形成する。次いで、リセスチャンネルトレンチ210、212を埋め込むポリシリコン層216、タングステンシリサイドWSiなどのゲート金属層218及びキャッピング層220で構成されたリセスゲートスタック222を形成する。ここで、ポリシリコン層216及びゲート金属層218はゲート導電層222を形成する。その後、リセスゲートスタック222の両側壁下部にソース/ドレイン224と、前記リセスゲートスタック222の両側壁上にスペーサ226とを形成することによってリセスチャンネルアレイトランジスタを完成する。
本発明のリセスチャンネルアレイトランジスタの製造方法は、12a及び図12Bで説明したリセスチャンネルトレンチの形成工程において、リセスチャンネルトレンチの深さの調節及びシリコン基板のエッチング均一度を確保できる。これと関連し、シリコン基板に形成されるリセスチャンネルトレンチの形成過程を、図15及び図16を参照して更に詳細に説明する。
図15及び図16は、図12A及び図12Bのリセスチャンネルトレンチの形成過程を説明するための模式図である。図15及び図16において、図12A及び図12Bと同じ参照番号は同じ部材を示す。
図15を参照すれば、シリコン基板200上にバッファ絶縁膜パターン206a及びマスク層パターン208aが形成されている。前記マスク層パターン208aの高さは、図11Aの高さと同じ高さである。前記バッファ絶縁膜パターン206a及びマスク層パターン208aによって、シリコン基板200が露出されている。前記露出されたシリコン基板200は、リセスチャンネルトレンチが形成される部分である。そして、前記リセスチャンネルトレンチが形成される部分は、シリコン基板200を全体的に見ると狭い領域NR、例えば、セル領域であり、リセスチャンネルトレンチが形成されない領域は広い領域WRである。
図16を参照すれば、マスク層パターン208a及びバッファ絶縁膜パターン206aをエッチングマスクとして、シリコン基板200をエッチングし、狭い領域NRにリセスチャンネルトレンチ210を形成する。この際、本発明は、シリコンとのエッチング選択比が高いマスク層パターン208aをエッチングマスクとして、シリコン基板200をエッチングするため、参照番号226で示された部分はエッチングされ、シリコン基板200上には高さが低くなったマスク層パターン208aが残る。
このように、マスク層パターン208aが残れば、リセスチャンネルトレンチ210が狭い領域NR(セル領域)にのみ形成されても、広い領域WRのバッファ絶縁膜パターン206aは露出されないため、従来のようにエッチングチェンバー内の雰囲気変化が激しくない。従って、本発明は、プラズマエッチングガスが狭い領域NRに形成されたリセスチャンネルトレンチ210に集中されないため、リセスチャンネルトレンチ210の深さを調節することが容易であり、シリコン基板200のエッチング均一度を向上させ得る。
換言すれば、本発明は、シリコンとのエッチング選択比が高いマスク層パターン208aを用いることによって、リセスチャンネルトレンチ210のターゲットの深さほどエッチングを進行しても、マスク層パターン208aが残っており、エッチングチェンバー内の雰囲気が変わらないため、リセスチャンネルトレンチ210の深さを容易に調節でき、シリコン基板200のエッチング均一度を向上させ得る。
図17及び図18は、本発明の第2実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。図17及び図18は、図9のA−A’線断面図である。
具体的に、本発明の第2実施形態にかかるリセスアレイチャンネルトランジスタの製造方法は、リセスチャンネルトレンチ210の上部角をラウンド処理することを除いては、第1実施形態と同じである。第2実施形態において、前記第1実施形態と同じ参照番号は同じ部材を示す。
まず、第1実施形態の図11A及び図11B、または図12A及び図12Bまでの製造工程を進行する。次いで、図17を参照すれば、前記バッファ絶縁膜パターン206aを参照番号228のように、マスク層パターン208aより後方に後退するようにエッチングする。言い換えれば、前記バッファ絶縁膜パターン206aの幅をマスク層パターン208aより小さく形成する。前記バッファ絶縁膜パターン206aのエッチングはHF溶液を用いて行う。
次に、図18を参照すれば、図11A及び図11Bまでの工程を進行した場合には、前記と同じ方法でリセスチャンネルトレンチを形成する。次いで、前記マスク層パターン208aを、前記と同じ化学的乾式エッチング方法や湿式エッチング方法を用いて除去する。
以上のように進行すると、前記リセスチャンネルトレンチの形成後やマスク層パターン除去後に、参照番号230で示したように、リセスチャンネルトレンチの上部角がラウンド処理される。このように、リセスチャンネルトレンチの上部角がラウンド処理されれば、トレンチの上部角に集中する電界を緩和させ、トランジスタの漏洩電流特性及びリフレッシュ特性を向上させ得る。
次に、第1実施形態の図14A及び図14B工程を進行してリセスチャンネルアレイトランジスタを完成する。
図19A及び図19Bは、本発明の第3実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。図19A及び図19Bは、各々図9のA−A’線及びB−B’線断面図である。
具体的に、本発明の第3実施形態にかかるリセスアレイチャンネルトランジスタの製造方法は、リセスチャンネルトレンチ210、212を形成した後、犠牲絶縁膜232を更に形成することを除いては第1実施形態と同じである。第3実施形態において、前記第1実施形態と同じ参照番号は同じ部材を示す。
まず、第1実施形態の図12A及び図12Bまでの製造工程を進行する。次に、図19A及び図19Bを参照すれば、リセスチャンネルトレンチ210、212が形成されたシリコン基板200の全面に犠牲絶縁膜232を形成する。前記犠牲絶縁膜232は酸化膜を用いて形成する。前記犠牲絶縁膜232は、後工程でマスク層パターン208aの除去のために燐酸を使用する場合、ライナー膜203が損傷される恐れがあるため、前記ライナー膜203を保護するために形成する。
次に、第1実施形態の図13A及び図134bと、図14A及び図14B工程を進行してリセスチャンネルアレイトランジスタを完成する。
本発明は半導体素子の製造方法に適用できる。特に、本発明はリセスチャンネルアレイトランジスタの製造方法に適用できる。
従来技術にかかるリセスチャンネルアレイトランジスタの製造方法を説明するために示す断面図である。 従来技術にかかるリセスチャンネルアレイトランジスタの製造方法を説明するために示す断面図である。 従来技術にかかるリセスチャンネルアレイトランジスタの製造方法を説明するために示す断面図である。 従来技術にかかるリセスチャンネルアレイトランジスタの製造方法を説明するために示す断面図である。 従来技術にかかるリセスチャンネルアレイトランジスタの製造方法を説明するために示す断面図である。 図4及び図5のリセスチャンネルトレンチの形成過程を説明するための模式図である。 図4及び図5のリセスチャンネルトレンチの形成過程を説明するための模式図である。 図4及び図5のリセスチャンネルトレンチの形成過程を説明するための模式図である。 本発明にかかるリセスアレイチャンネルトランジスタ製造方法に適用されたマスク層パターンを示すレイアウト図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第1実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 図12A及び図12Bのリセスチャンネルトレンチの形成過程を説明するための模式図である。 図12A及び図12Bのリセスチャンネルトレンチの形成過程を説明するための模式図である。 本発明の第2実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第2実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第3実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。 本発明の第3実施形態にかかるリセスアレイチャンネルトランジスタの製造方法を説明するための断面図である。
符号の説明
200 シリコン基板
202 トレンチ
203 ライナー膜
204 分離絶縁膜
206a バッファ絶縁膜パターン
214 シリコンフェンス
216 ポリシリコン層
218 ゲート金属層
220 キャッピング層
222 リセスゲートスタック
224 ソース/ドレイン
226 スペーサ

Claims (25)

  1. シリコン基板のトレンチに埋め込まれた分離絶縁膜を形成してアクティブ領域を定義する段階と、
    前記アクティブ領域が定義された前記シリコン基板上にバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜上に、前記シリコン基板とのエッチング選択比が大きいマスク層を形成する段階と、
    前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する段階と、
    前記マスク層パターン及びバッファ絶縁膜パターンをマスクとして、前記露出されたアクティブ領域のシリコン基板及び分離絶縁膜をエッチングしてリセスチャンネルトレンチを形成する段階と、
    前記マスク層パターンを除去する段階と、
    前記リセスチャンネルトレンチにゲート絶縁膜及びリセスゲートスタックを形成する段階と、
    前記リセスゲートスタックの両側壁のシリコン基板に、ソース/ドレインを形成する段階と、を含んでなることを特徴とするリセスチャンネルアレイトランジスタの製造方法。
  2. 前記マスク層は、シリコン窒化膜であることを特徴とする請求項1に記載のリセスチャンネルアレイトランジスタの製造方法。
  3. 前記マスク層は、SiON膜やSi膜であることを特徴とする請求項2に記載のリセスチャンネルアレイトランジスタの製造方法。
  4. 前記リセスチャンネルトレンチを形成するためのエッチング段階において、前記シリコン基板に対するマスク層パターンのエッチング選択比を3:1とすることを特徴とする請求項1に記載のリセスチャンネルアレイトランジスタの製造方法。
  5. 前記マスク層パターン及びバッファ絶縁膜パターンを形成する段階は、
    前記マスク層上にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをマスクとして、前記マスク層及びバッファ絶縁膜を選択的にエッチングする段階と、よりなることを特徴とする請求項1に記載のリセスチャンネルアレイトランジスタの製造方法。
  6. 前記マスク層パターン及びバッファ絶縁膜パターンを形成する段階は、
    前記マスク層上にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンをマスクとして、前記マスク層を選択的にエッチングしてマスク層パターンを形成する段階と、
    前記フォトレジストパターン及びマスク層パターンをエッチングマスクとして、前記バッファ絶縁膜を湿式エッチングしてバッファ絶縁膜パターンを形成する段階と、
    前記フォトレジストパターンを除去する段階と、よりなることを特徴とする請求項1に記載のリセスチャンネルアレイトランジスタの製造方法。
  7. 前記リセスゲートスタックを形成する段階は、
    前記リセスチャンネルトレンチの内壁にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に、前記リセスチャンネルトレンチを埋め込むゲート導電層及びキャッピング層を順次形成する段階と、
    前記ゲート導電層及びキャッピング層をパターニングしてリセスゲートスタックを形成する段階と、を含んでなることを特徴とする請求項1に記載のリセスチャンネルアレイトランジスタの製造方法。
  8. シリコン基板のトレンチに埋め込まれた分離絶縁膜を形成してアクティブ領域を定義する段階と、
    前記アクティブ領域が定義された前記シリコン基板上にバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜上に、前記シリコン基板とのエッチング選択比が大きいマスク層を形成する段階と、
    前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する段階と、
    前記露出されたアクティブ領域のシリコン基板及び分離絶縁膜をエッチングしてリセスチャンネルトレンチを形成すると共に、前記マスク層パターンの一部を残す段階と、
    前記残されたマスク層パターンを除去すると共に、前記トレンチの側壁に形成されたシリコンフェンスを同時に除去する段階と、
    前記リセスチャンネルトレンチにゲート絶縁膜及びリセスゲートスタックを形成する段階と、及び
    前記リセスゲートスタックの両側壁のシリコン基板にソース/ドレインを形成する段階と、を含んでなることを特徴とするリセスチャンネルアレイトランジスタの製造方法。
  9. 前記マスク層は、シリコン窒化膜であることを特徴とする請求項8に記載のリセスチャンネルアレイトランジスタの製造方法。
  10. 前記マスク層は、SiON膜またはSi膜であることを特徴とする請求項9に記載のリセスチャンネルアレイトランジスタの製造方法。
  11. 前記リセスチャンネルトレンチを形成するためのエッチング段階において、前記シリコン基板に対するマスク層パターンのエッチング選択比を3:1とすることを特徴とする請求項8に記載のリセスチャンネルアレイトランジスタの製造方法。
  12. 前記マスク層パターン及びシリコンフェンスの除去は、化学的乾式エッチング方法または湿式エッチング方法を用いて行うことを特徴とする請求項8に記載のリセスチャンネルアレイトランジスタの製造方法。
  13. 前記化学的乾式エッチング方法は、CF、O、N及びHFガスの組み合わせガスを用いたプラズマエッチング方式であることを特徴とする請求項8に記載のリセスチャンネルアレイトランジスタの製造方法。
  14. 前記湿式エッチング方法は、燐酸溶液を用いて行うことを特徴とする請求項12に記載のリセスチャンネルアレイトランジスタの製造方法。
  15. 前記マスク層及びシリコンフェンスの除去時に、前記バッファ絶縁膜パターンは除去せずに残すことを特徴とする請求項8に記載のリセスチャンネルアレイトランジスタの製造方法。
  16. シリコン基板のトレンチに埋め込まれた分離絶縁膜を形成してアクティブ領域を定義する段階と、
    前記アクティブ領域が定義された前記シリコン基板上にバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜上に前記シリコン基板とのエッチング選択比が大きいマスク層を形成する段階と、
    前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する段階と、
    前記バッファ絶縁膜パターンを、前記マスク層パターンより後方に後退するように湿式エッチングする段階と、
    前記マスク層パターン及びバッファ絶縁膜パターンをマスクとして、前記露出されたアクティブ領域のシリコン基板及び分離絶縁膜をエッチングし、上部角がラウンド処理されたリセスチャンネルトレンチを形成する段階と、
    前記マスク層パターンを除去する段階と、
    前記リセスチャンネルトレンチに、ゲート絶縁膜及びリセスゲートスタックを形成する段階と、
    前記リセスゲートスタックの両側壁のシリコン基板にソース/ドレインを形成する段階と、を含んでなることを特徴とするリセスチャンネルアレイトランジスタの製造方法。
  17. 前記バッファ絶縁膜の湿式エッチングは、フッ酸溶液を用いて行うことを特徴とする請求項16に記載のリセスチャンネルアレイトランジスタの製造方法。
  18. 前記マスク層は、シリコン窒化膜であることを特徴とする請求項16に記載のリセスチャンネルアレイトランジスタの製造方法。
  19. シリコン基板のトレンチに埋め込まれた分離絶縁膜を形成してアクティブ領域を定義する段階と、
    前記アクティブ領域が定義された前記シリコン基板上にバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜上に、前記シリコン基板とのエッチング選択比が大きいマスク層を形成する段階と、
    前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する段階と、
    前記マスク層パターン及びバッファ絶縁膜パターンをマスクとして、前記露出されたアクティブ領域のシリコン基板及び分離絶縁膜をエッチングしてリセスチャンネルトレンチを形成する段階と、
    前記バッファ絶縁膜パターンを、前記マスク層パターンより後方に後退するように湿式エッチングする段階と、
    前記マスク層パターンを除去すると共にリセスチャンネルの上部角をラウンド処理させる段階と、
    前記リセスチャンネルトレンチにゲート絶縁膜及びリセスゲートスタックを形成する段階と、
    前記リセスゲートスタックの両側壁のシリコン基板にソース/ドレインを形成する段階と、を含んでなることを特徴とするリセスチャンネルアレイトランジスタの製造方法。
  20. 前記バッファ絶縁膜の湿式エッチングは、フッ酸溶液を用いて行うことを特徴とする請求項19に記載のリセスチャンネルアレイトランジスタの製造方法。
  21. 前記マスク層は、シリコン窒化膜であることを特徴とする請求項19に記載のリセスチャンネルアレイトランジスタの製造方法。
  22. シリコン基板にトレンチを形成する段階と、
    前記トレンチの内壁にライナー膜を形成する段階と、
    前記トレンチのライナー膜上に埋め込まれた分離絶縁膜を形成してアクティブ領域を定義する段階と、
    前記アクティブ領域が定義された前記シリコン基板上にバッファ絶縁膜を形成する段階と、
    前記バッファ絶縁膜上に、前記シリコン基板とのエッチング選択比が大きいマスク層を形成する段階と、
    前記マスク層及びバッファ絶縁膜を選択的にエッチングし、前記アクティブ領域及び分離絶縁膜の一部を露出するマスク層パターン及びバッファ絶縁膜パターンを形成する段階と、
    前記露出されたアクティブ領域のシリコン基板及び分離絶縁膜をエッチングしてリセスチャンネルトレンチを形成すると共に、前記マスク層パターンの一部を残す段階と、
    前記リセスチャンネルトレンチが形成されたシリコン基板の全面に犠牲絶縁膜を形成し、前記ライナー膜を保護する段階と、
    前記残されたマスク層パターンと、前記トレンチの側壁に形成されたシリコンフェンスとを同時に除去する段階と、
    前記リセスチャンネルトレンチにゲート絶縁膜及びリセスゲートスタックを形成する段階と、
    前記リセスゲートスタックの両側壁のシリコン基板にソース/ドレインを形成する段階と、を含んでなることを特徴とするリセスチャンネルアレイトランジスタの製造方法。
  23. 前記ライナー膜は、窒化膜であることを特徴とする請求項22に記載のリセスチャンネルアレイトランジスタの製造方法。
  24. 前記マスク層パターン及びシリコンフェンスの除去は、燐酸溶液を用いて行うことを特徴とする請求項22に記載のリセスチャンネルアレイトランジスタの製造方法。
  25. 前記マスク層は、シリコン窒化膜であることを特徴とする請求項22に記載のリセスチャンネルアレイトランジスタの製造方法。
JP2004364150A 2003-12-19 2004-12-16 シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法 Active JP5134760B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0093682A KR100518606B1 (ko) 2003-12-19 2003-12-19 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
KR2003-093682 2003-12-19

Publications (2)

Publication Number Publication Date
JP2005183976A true JP2005183976A (ja) 2005-07-07
JP5134760B2 JP5134760B2 (ja) 2013-01-30

Family

ID=34675847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004364150A Active JP5134760B2 (ja) 2003-12-19 2004-12-16 シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法

Country Status (4)

Country Link
US (1) US7326621B2 (ja)
JP (1) JP5134760B2 (ja)
KR (1) KR100518606B1 (ja)
DE (1) DE102004060831B4 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574497B1 (ko) 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 mosfet 및 그 제조방법
JP2007088418A (ja) * 2005-09-22 2007-04-05 Samsung Electronics Co Ltd 側方拡張活性領域を有する半導体素子及びその製造方法
KR100792355B1 (ko) 2005-09-28 2008-01-09 주식회사 하이닉스반도체 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법
JP2008103420A (ja) * 2006-10-17 2008-05-01 Elpida Memory Inc 半導体装置の製造方法
JP2008305961A (ja) * 2007-06-07 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
JP2009004480A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc 半導体装置の製造方法
JP2009505163A (ja) * 2005-08-19 2009-02-05 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド テーパ縁を実現するために、memsデバイス内に層を形成するための方法
KR101078727B1 (ko) 2009-03-31 2011-11-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP2015073035A (ja) * 2013-10-03 2015-04-16 東京エレクトロン株式会社 エッチング方法
JP2016154234A (ja) * 2015-02-20 2016-08-25 東京エレクトロン株式会社 サブ10nmパターニングを実現するための材料プロセシング

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
KR100562657B1 (ko) * 2004-12-29 2006-03-20 주식회사 하이닉스반도체 리세스게이트 및 그를 구비한 반도체장치의 제조 방법
KR100605500B1 (ko) * 2005-03-03 2006-07-28 삼성전자주식회사 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들
KR100691011B1 (ko) * 2005-06-30 2007-03-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100600044B1 (ko) * 2005-06-30 2006-07-13 주식회사 하이닉스반도체 리세스게이트를 구비한 반도체소자의 제조 방법
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
KR100668862B1 (ko) * 2005-10-25 2007-01-16 주식회사 하이닉스반도체 리세스 채널 트랜지스터 및 그 형성방법
KR100700332B1 (ko) * 2005-11-01 2007-03-29 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100673132B1 (ko) * 2006-01-23 2007-01-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
KR100780618B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
KR100724578B1 (ko) * 2006-08-04 2007-06-04 삼성전자주식회사 매립 게이트를 갖는 반도체소자의 제조방법
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100790571B1 (ko) * 2006-09-29 2008-01-02 주식회사 하이닉스반도체 트랜지스터 및 그 제조방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100954116B1 (ko) 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
KR100825796B1 (ko) * 2006-12-14 2008-04-28 삼성전자주식회사 매몰 게이트를 구비한 반도체 소자의 제조 방법
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100827538B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100842762B1 (ko) * 2007-01-04 2008-07-01 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100819559B1 (ko) * 2007-02-27 2008-04-08 삼성전자주식회사 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009059770A (ja) * 2007-08-30 2009-03-19 Elpida Memory Inc 半導体装置及びその製造方法
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
KR101052877B1 (ko) * 2009-03-31 2011-07-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101177996B1 (ko) * 2010-10-15 2012-08-28 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
HK1244177A2 (zh) * 2018-03-27 2018-07-27 Yeuk Yin Mong 用於溝道型dmos的集成堆叠在溝道中的防靜電網絡

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202560A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd 半導体装置およびその製造方法
JPH07226513A (ja) * 1994-01-28 1995-08-22 Lg Semicon Co Ltd Mosトランジスタの製造方法
JP2001210801A (ja) * 2000-01-25 2001-08-03 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2003174158A (ja) * 2001-12-07 2003-06-20 Sony Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131000A (ja) 1993-10-29 1995-05-19 Sony Corp 電界効果型半導体装置の製造方法
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device
KR100275500B1 (ko) * 1998-10-28 2000-12-15 정선종 집적화된 고전압 전력 소자 제조방법
US6284606B1 (en) * 2000-01-18 2001-09-04 Chartered Semiconductor Manufacturing Ltd Process to achieve uniform groove depth in a silicon substrate
US20020196651A1 (en) * 2001-06-22 2002-12-26 Rolf Weis Memory cell layout with double gate vertical array transistor
KR100539244B1 (ko) * 2003-10-10 2005-12-27 삼성전자주식회사 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터
KR100505713B1 (ko) * 2003-10-22 2005-08-03 삼성전자주식회사 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법
KR100505712B1 (ko) * 2003-10-22 2005-08-02 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법
KR20050052643A (ko) * 2003-11-28 2005-06-03 삼성전자주식회사 리세스 채널을 갖는 트랜지스터 형성방법
KR100615593B1 (ko) * 2004-05-06 2006-08-25 주식회사 하이닉스반도체 리세스채널을 구비한 반도체소자의 제조 방법
KR100539265B1 (ko) * 2004-05-28 2005-12-27 삼성전자주식회사 리세스 채널 mosfet 제조방법
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58202560A (ja) * 1982-05-21 1983-11-25 Hitachi Ltd 半導体装置およびその製造方法
JPH07226513A (ja) * 1994-01-28 1995-08-22 Lg Semicon Co Ltd Mosトランジスタの製造方法
JP2001210801A (ja) * 2000-01-25 2001-08-03 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2003174158A (ja) * 2001-12-07 2003-06-20 Sony Corp 半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723768B2 (en) 2004-12-24 2010-05-25 Hynix Semiconductor Inc. Asymmetric recessed gate MOSFET and method for manufacturing the same
KR100574497B1 (ko) 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 mosfet 및 그 제조방법
US8229253B2 (en) 2005-08-19 2012-07-24 Qualcomm Mems Technologies, Inc. Electromechanical device configured to minimize stress-related deformation and methods for fabricating same
JP2009505163A (ja) * 2005-08-19 2009-02-05 クォルコム・メムズ・テクノロジーズ・インコーポレーテッド テーパ縁を実現するために、memsデバイス内に層を形成するための方法
US8298847B2 (en) 2005-08-19 2012-10-30 Qualcomm Mems Technologies, Inc. MEMS devices having support structures with substantially vertical sidewalls and methods for fabricating the same
JP2007088418A (ja) * 2005-09-22 2007-04-05 Samsung Electronics Co Ltd 側方拡張活性領域を有する半導体素子及びその製造方法
KR100792355B1 (ko) 2005-09-28 2008-01-09 주식회사 하이닉스반도체 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법
JP2008103420A (ja) * 2006-10-17 2008-05-01 Elpida Memory Inc 半導体装置の製造方法
JP2008305961A (ja) * 2007-06-07 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
JP2009004480A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc 半導体装置の製造方法
KR101078727B1 (ko) 2009-03-31 2011-11-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
JP2015073035A (ja) * 2013-10-03 2015-04-16 東京エレクトロン株式会社 エッチング方法
JP2016154234A (ja) * 2015-02-20 2016-08-25 東京エレクトロン株式会社 サブ10nmパターニングを実現するための材料プロセシング

Also Published As

Publication number Publication date
KR20050062019A (ko) 2005-06-23
DE102004060831A1 (de) 2005-07-21
US7326621B2 (en) 2008-02-05
DE102004060831B4 (de) 2010-07-08
US20050136616A1 (en) 2005-06-23
JP5134760B2 (ja) 2013-01-30
KR100518606B1 (ko) 2005-10-04

Similar Documents

Publication Publication Date Title
JP5134760B2 (ja) シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法
US9553025B2 (en) Selective Fin-shaping process
US7413969B2 (en) Method of manufacturing semiconductor device having recess gate structure with varying recess width for increased channel length
US7910438B2 (en) Method for fabricating semiconductor device including recess gate
US7678535B2 (en) Method for fabricating semiconductor device with recess gate
JP2008124461A (ja) リセスゲートを有する半導体素子の製造方法
US7485557B2 (en) Method for fabricating semiconductor device having flask type recess gate
US7648878B2 (en) Method for fabricating semiconductor device with recess gate
KR100744071B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
JP4834304B2 (ja) 半導体素子の製造方法
JP2007088403A (ja) 半導体素子及びその製造方法
US11652003B2 (en) Gate formation process
JP2009032982A (ja) 半導体装置の製造方法及び半導体装置
JP2006128613A (ja) 半導体素子の製造方法
US20060094235A1 (en) Method for fabricating gate electrode in semiconductor device
CN108022843B (zh) 半导体结构的形成方法
KR100960932B1 (ko) 반도체 소자의 제조방법
KR100636681B1 (ko) 반도체 소자의 제조방법
KR20060108195A (ko) 반도체 소자의 리세스 게이트 형성방법
KR20060006335A (ko) 플래쉬 메모리 소자의 소자 분리막 형성 방법
KR20060136121A (ko) 낸드 플래쉬 메모리 소자의 제조방법
KR20070000151A (ko) 낸드 플래쉬 메모리 소자의 제조방법
KR20070070872A (ko) 반도체소자의 콘택홀 형성 방법
KR20060000565A (ko) 반도체 소자의 제조방법
KR20050055432A (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121106

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151116

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5134760

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250