JP2009032982A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】ＳＡＣプロセスによるコンタクト形成において、ゲート電極とコンタクトとのショートを生じにくくし、歩留まりの向上を図ること。
【解決手段】シリコン基板１に直交する面内において、ゲート電極３，４，５のうちゲートマスク６，７に近い第２電極部（窒化タングステン）４及び第３電極部（タングステン）５をゲートマスク６，７よりも幅小となるようにし、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させた。
【選択図】図１

Description

本発明は、ＳＡＣ（Self Aligned Contact）技術を用いた半導体装置の製造方法に関する。

近年のＤＲＡＭにおけるメモリセルサイズの小型化、構造の微細化に対応するため、トランジスタの拡散層へ対するコンタクト形成ではＳＡＣ技術が利用されている。以下、ゲート電極に隣接した拡散領域上に形成されるコンタクトプラグをセルコンタクトプラグ又は単にセルコンタクトという。ＳＡＣ技術を利用してセルコンタクトを形成する場合、概略、ゲート電極上に形成したゲートマスクとゲート電極側壁に形成したスペーサをストッパとして層間絶縁膜の拡散層上方に当たる部分を自己整合的に開口し、開口内部に導電材料を埋め込むといったことが行われる。

ＳＡＣ技術を利用したセルコンタクト形成に関するものとしては、特許文献１〜３に掲げられているものがある。

特開平０８−２３６４７３号公報 特開２００２−１６４４２７号公報 特開２００２−２１７３８３号公報

ＳＡＣ技術を利用したセルコンタクト形成では、ゲート電極とセルコンタクトとのショートによる歩留り低下が問題となっている。

そこで、本発明は、コンタクト形成時におけるゲート電極とコンタクトとのショートを生じにくくし歩留まりの向上を図ることのできる半導体装置の製造方法及びそれにより形成される半導体装置を提供することを目的とする。

本発明によれば、第１の半導体装置の製造方法として：基板上に、ゲート絶縁膜材料層、ゲート電極材料層、ゲートマスク材料層を順次形成する第１工程と；
前記ゲートマスク材料層をエッチングしてゲートマスクを形成する第２工程と；
前記基板に直交する面内において少なくとも前記ゲート電極材料層のうち前記ゲートマスクに最も近い部分が前記ゲートマスクより幅小となるように構成して、ゲート電極を形成する第３工程と；
前記ゲート電極及び前記ゲートマスクの側壁にスペーサを形成する第４工程と；
全面に亘って層間絶縁膜を堆積させる第５工程と；
前記ゲートマスク及び前記スペーサを利用したＳＡＣ（Self Aligned Contact）プロセスにより、コンタクトを形成する第６工程と；
を備える半導体装置の製造方法が得られる。

また、本発明によれば、第２の半導体装置の製造方法として、前記第１の半導体装置の製造方法において、
前記第１工程は、前記ゲート絶縁膜材料層上に、前記ゲート電極材料層として、ポリシリコンからなる第１層と、少なくとも金属を含む第２層を順次形成する工程を含んでおり、
前記第３工程は、前記第２層を前記ゲートマスクより幅小とする工程と、前記第２層の側部を含む全面に亘って保護膜を形成する工程と、該保護膜及び前記第１層をエッチングして前記ゲート電極を形成する工程とを備えている、
半導体装置の製造方法が得られる。

また、本発明によれば、第３の半導体装置の製造方法として、前記第２の半導体装置の製造方法において、
前記第１工程は、前記第２層として、前記第１層上にタングステン窒化膜及びタングステン膜を順次形成する工程を含んでおり、
前記第２層を前記ゲートマスクより幅小とする工程は、前記タングステン膜をエッチングして前記ゲートマスクよりも幅小とし続いて前記タングステン窒化膜と前記第１層の一部をエッチングする工程と、そのエッチングされたタングステン窒化膜を幅小とする工程を備えている、
半導体装置の製造方法が得られる。

また、本発明によれば、第４の半導体装置の製造方法として、前記第３の半導体装置の製造方法において、
前記エッチングされたタングステン窒化膜を幅小とする工程は、アンモニア溶液にキレート材と界面活性剤を添加した薬液を用いて前記エッチングされたタングステン窒化膜を更にエッチングすることにより行われる、
半導体装置の製造方法が得られる。

更に、本発明によれば、第５の半導体装置の製造方法として、前記第１乃至前記第４のいずれかの半導体装置の製造方法において、
前記第４工程は、全体に亘ってスペーサ材料膜を成膜する工程と、前記ゲート電極の前記幅小の部分に起因して当該幅小の部分の側方において前記スペーサ材料膜に生じたくびれが隠れる程度のマスクを形成する工程と、当該マスクを用いて前記スペーサ材料膜のうち前記くびれから上方を当該くびれがなくなる程度エッチングする工程とを備えている、半導体装置の製造方法が得られる。

また、本発明によれば、第１の半導体装置として、
基板と、該基板上に順次形成されたゲート絶縁膜、ゲート電極及びゲートマスクを備えたＭＩＳトランジスタと、当該ＭＩＳトランジスタの拡散層上にＳＡＣプロセスにより形成されたコンタクトとを備える半導体装置において、
前記基板に直交する面内において、少なくとも前記ゲート電極のうち前記ゲートマスクに最も近い部分は、前記ゲートマスクよりも幅小である
半導体装置が得られる。

更に、本発明によれば、第２の半導体装置として、前記第１の半導体装置において、
前記ゲート電極は、ポリシリコンからなる第１部と該第１部上に形成された少なくとも金属を含む第２部からなり、前記第２部は前記ゲートマスク及び前記第１部より幅小である、半導体装置が得られる。

本発明によれば、ゲート電極のうちゲートマスクに最も近い部分をゲートマスクよりも幅小としたことにより、ゲート電極とセルコンタクトとの間のショートマージンを増加させることができ、従って、ＳＡＣ技術を利用した半導体装置の製造において歩留まりの向上を図ることができる。

また、本発明によれば、ゲート電極とセルコンタクトとの間の距離を長くしたことから、ゲート配線とセルコンタクトとの間に形成される寄生容量を小さくすることができ、従って、ゲート配線における遅延を防ぐことができると共に、ノイズの影響を小さくすることができる。

上記の本発明によれば、ゲート電極の幅小の部分に起因して当該幅小の部分の側方においてスペーサ材料膜にくびれが生じることとなる。このくびれ形状をそのままにしておくと、後の層間絶縁膜の形成時に当該くびれに起因して層間絶縁膜内にボイドが生じる可能性がある。しかし、本発明の一態様においては、当該くびれをエッチングにより除去することとしたため、ボイド欠陥の発生を抑制することができる。

本発明の実施の形態による半導体装置は、ＤＲＡＭ装置であり、セルトランジスタのゲート電極近傍の断面構造として図１に示されるような構造を備えるものである。このゲート電極はＤＲＡＭのメモリセルにおいては、ワード線として機能する。また各セルトランジスタは、素子分離領域により区画されているが、図１では記載を省略した。

詳しくは、本実施の形態によるゲート電極は、シリコン基板１上にゲート絶縁膜２を介して順に形成された第１乃至第３電極部３〜５からなる。本実施の形態における第１電極部３はポリシリコンからなるものであり、第２電極部４は窒化タングステンからなるものであり、第３電極部５はタングステンからなるものである。

ゲート電極上、即ち、第３電極部５上には、ゲートマスクが形成されている。本実施の形態におけるゲートマスクは、第３電極部５上に形成された窒化シリコンからなる第１ゲートマスク６及び第１ゲートマスク６上に形成された酸化シリコンからなる第２ゲートマスク７にて構成されている。

更に、ゲートマスク６，７の側方から第１電極部３の肩部に亘って第２電極部４及び第３電極部５の側方を完全に覆うように、窒化シリコンからなる保護膜８が形成されており、その側部には窒化シリコンからなるスペーサ９が設けられている。保護膜８は、ポリシリコンからなる第１電極部３を形成する際に、タングステンからなる第３電極部５を保護するためのものである。この点については、後の製造方法の説明において詳述する。

セルトランジスタの拡散層（図示せず。）上には、選択エピタキシャル成長により形成されたシリコン部１１が設けられており、その上部にはＳＡＣプロセスにより層間絶縁膜１２内に形成された開口１３が設けられている。開口１３の内壁には、窒化シリコンからなるサイドウォール１４が形成され、更に、導電材料が埋め込まれてセルコンタクトプラグ１５が形成されている。

図１から明らかに理解されるように、本実施の形態による第２電極部４及び第３電極部５は、シリコン基板１に直交する面内において、ゲートマスク６，７よりも幅小となっている。そのため、第２電極部４及び第３電極部５をゲートマスク６，７よりも幅小としない場合と比較して、スペーサ９の肩部と第３電極部５との距離を長くすることができる。即ち、本実施の形態によれば、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させることができる。従って、歩留まりの向上を図ることができる。加えて、かかる構造によれば、ゲート配線とセルコンタクトプラグ１５との間に形成される寄生容量を小さくすることができ、従って、ゲート配線における遅延を防ぐことができると共に、ノイズの影響を小さくすることができる。

以下、上述した本実施の形態のよる半導体装置の製造方法について、図２乃至図９をも参照して、詳細に説明する。

まず、シリコン基板１上に、ゲート絶縁膜２の材料からなる絶縁膜２ａを形成し、その上に、夫々、第１乃至第３電極部３〜５並びに第１及び第２ゲートマスク６，７の材料としてポリシリコン膜３ａ、タングステン窒化膜（４）、タングステン膜（５）、シリコン窒化膜（６）及びシリコン酸化膜（７）を順次形成する。次いで、パターニングしたフォトレジスト膜（図示せず。）を用いて、シリコン窒化膜及びシリコン酸化膜をエッチングして第１ゲートマスク６及び第２ゲートマスク７ａを形成する。なお、第２ゲートマスク７ａは、後述する工程において薄くなることから、図１における第２ゲートマスク７とは異なる参照符合を付してある。第１ゲートマスク６のエッチング後にフォトレジスト膜は除去する。

次に、パターニングした第１ゲートマスク６及び第２ゲートマスク７ａをハードマスクとしてポリシリコン膜３ａにリセスを形成するまでエッチングを行って、タングステンからなる第３電極部５を得る。エッチング条件は、第１ゲートマスク（窒化シリコン）６及び第２ゲートマスク（酸化シリコン）７ａに対するタングステン膜のエッチング選択比が高い条件とする。この工程により、図２に示されるように、タングステンからなる第３電極部５を窒化シリコンからなる第１ゲートマスク６よりも細くする（幅小とする）ことができる。

具体的には、エッチング装置におけるシリコン基板の静電チャック温度を５５℃とする。また、タングステン膜までをエッチングするタングステンエッチングステップにおいては、圧力９ｍＴｏｒｒ、ソースパワー１４００Ｗ、バイアスパワー６５Ｗ、Ｃｌ_２／ＳＦ_６／Ｎ_２／Ａ_ｒ／Ｈｅ＝１５０／３０／１２０／１５０／３００ｓｃｃｍとする。続く工程、即ち、タングステン窒化膜をエッチングし且つポリシリコン膜にリセスを形成するオーバーエッチングステップにおいては、圧力６ｍＴｏｒｒ、ソースパワー６００Ｗ、バイアスパワー９０Ｗ、Ｃｌ_２／Ｏ_２／ＣＦ_４／Ｎ_２／Ａｒ＝１０／３０／６０／３５／３００ｓｃｃｍとする。これにより、例えば、タングステン窒化膜（４ａ）を１０ｎｍ、タングステン膜（５）を５５ｎｍ、シリコン窒化膜（６）を１４０ｎｍ、シリコン酸化膜（７ａ）を８０ｎｍの厚さに堆積させた場合、エッチング後のシリコン酸化膜（７ａ）の厚さは２５ｎｍになる。またタングステン膜（５）はシリコン窒化膜（６）（第１ゲートマスク）よりも８ｎｍ細くなる。

ここで、エッチングの選択比に起因して、図２のように、第３電極部５（タングステン）に比べタングステン窒化膜（第２電極部）４ａが太くなる。そこで、タングステン窒化膜４ａを、アンモニア溶液（ＮＨ_４ＯＨ及びＨ_２Ｏ）にキレート剤と界面活性剤を添加した薬液を用いてウェットエッチングし、図３に示されるような第２電極部４を得る。例えば、キレート剤にはＥＤＴＡ（Ethylenediamine tetraacetic acid）を、界面活性剤にはポリエチレングリコールを使用する。この薬液を用いることで、タングステンからなる第３電極部５に損傷を与えず、選択的にタングステン窒化膜４ａをエッチングして、第２電極部４を形成することができる。

次いで、図４に示されるように、全面に亘ってシリコン窒化膜８ａを成膜する。このシリコン窒化膜８ａは、続くポリシリコン膜３ａのエッチング工程においてタングステンからなる第３電極部５を保護するためのものである。

続いて、シリコン窒化膜８ａをエッチバックするとともに、ポリシリコン膜３ａを絶縁膜２ａの表面までエッチングして、図５に示されるようなゲート電極３，４，５を形成する。エッチバックされたシリコン窒化膜８ｂからも明らかなように、本実施の形態の製造方法によれば、前工程で窒化タングステンからなる第２電極部４をウェットエッチングで細らせているので、シリコン窒化膜８ａをエッチバックする際に第２電極部４が露出しにくい。これにより、後の洗浄工程で窒化タングステンからなる第２電極部４及びタングステンからなる第３電極部５に洗浄の薬液が浸透して損傷を与えるのを防止することができる。

次に、トランジスタのソース・ドレイン領域形成のために、Ｎ型またはＰ型の不純物のイオン注入を行い、拡散層領域（図示せず。）を形成し、更に続いて、図６に示されるように、ゲート電極３，４，５及びゲートマスク６，７ａを覆うように、スペーサ９の材料となるシリコン窒化膜９ａを成膜する。成膜厚さは、第２電極部（窒化タングステン）４及び第３電極部（タングステン）５を細らせた分だけ余計に厚くし、例えば３０ｎｍとする。

本実施の形態による製造方法では、第２電極部（窒化タングステン）４及び第３電極部（タングステン）５を細らせているため、シリコン窒化膜９ａに“くびれ”９ａ１が生じる。この“くびれ”９ａ１を残しておくと、後の工程で層間絶縁膜１３を成膜する際に、層間絶縁膜内にボイド（空洞部）が生じてしまうおそれがある。このボイドの発生には、微細化に伴ってゲート電極間への層間絶縁膜の埋め込みが困難になることも関係しており、このようにして発生したボイドは、ゲート電極に沿った方向（図６において紙面に直交する方向）に長いパイプ状形状を有することとなる。層間絶縁膜内にパイプ状のボイドが存在すると、セルコンタクト形成プロセスにおいて開口内に導電材料を埋め込む際に、このボイドにも導電材料が充填されてしまうこととなり、ゲート電極の延在する方向に隣接するセルコンタクト同士をショートさせる原因となる。そこで、本実施の形態においては、ボイド発生の原因となりうる“くびれ”９ａ１を除去することとする。具体的には、先ず、図７に示されるように、ウェットエッチング用のマスク１０を“くびれ”９ａ１が隠れる程度まで成膜する。マスク１０には、例えばＴＥＯＳ ＢＰＳＧ（Tetra ethyl ortho silicate Borophospho silicate grass）を用いる。具体的には、マスク１０は、例えば、全面に亘ってＴＥＯＳ膜等を厚く成膜した後に、ＣＭＰなどにより上部を削って、ＴＥＯＳ ＢＰＳＧ等による埋込絶縁膜を形成し、更に、くびれ９ａ１を覆う程度の厚さになるまで埋込絶縁膜をウェットエッチングで除去して形成する。

続いて、シリコン窒化膜９ａをリン酸でウェットエッチングして、その一部９ａ２を除去する（図８参照）。これにより、マスク１０とシリコン窒化膜９ａとのすきまから浸透した薬液により、くびれ９ａ１の部分も削られて、くびれ部分の無いなだらかな形状となる。本実施の形態においては、エッチング量を５ｎｍにすることで、くびれ９ａ１を除去した。なお、このエッチング量（５ｎｍ）に起因して、絶縁膜２ａ上におけるシリコン窒化膜９ｂの厚さと比べて、第２ゲートマスク７ａ上のシリコン窒化膜９ｂの厚さの方が５ｎｍ薄くなる。なお、この過程で仮にマスク１０中にボイドが発生したとしても、シリコン窒化膜９ａの下部表面を覆うためのマスク材としては問題なく機能する上、最終的にマスク１０はすべて除去するため、何ら問題は生じない。このように、本実施の形態においては、ボイド発生原因となり得るくびれ９ａ１を除去したことから、更なる微細化によりゲート電極ピッチが狭くなった場合でも上述したボイド欠陥の発生を低減することができる。

次に、マスク１０をウェットエッチングで除去し、その後、シリコン窒化膜９ｂをエッチバックする（図９参照）。ここで、上述したシリコン窒化膜９ｂの局所的な厚みの違いにより、エッチバック時に、第２ゲートマスク７ａ上のシリコン窒化膜９ｂが絶縁膜２ａ上のシリコン窒化膜９ｂよりも先になくなってしまうが、絶縁膜２ａ上のシリコン窒化膜９ｂがなくなるまでエッチングは続けるため、その間、シリコン酸化物からなる第２ゲートマスク７ａがエッチングされることになる。しかし、図２に示される工程における高選択比エッチングで第２ゲートマスク（シリコン酸化物）７ａを十分残しているので、ここでのエッチング分は補償される。すなわち、第１ゲートマスク（窒化シリコン）６と第２ゲートマスク（酸化シリコン）を併せた膜厚は十分に厚いので、後のＳＡＣプロセスによるセルコンタクト形成の際に、ゲート電極の一部を構成する第３電極部（タングステン）５の保護部として十分に機能する。

続いて、図１に示したように、拡散層領域上にシリコン膜を選択エピタキシャル成長させ、シリコン部１１を形成し、次いで、全面に亘って層間絶縁膜１２を成膜する。その後、第１及び第２ゲートマスク６、７並びにシリコン窒化膜８ｃ，９ｃによりゲート電極３，４，５を保護した状態で、ＳＡＣプロセスにより、図１に示されるように、開口１３を形成し、その内壁にシリコン窒化膜等からなるサイドウォール１４を形成してから、導電材料を埋め込んで、セルコンタクトプラグ１５を形成する。

なお、この後にセルコンタクトプラグ１５に接続するビット線用の配線や、キャパシタ素子を形成すればＤＲＡＭのメモリセルが完成する。

本発明は、上述した実施の形態による半導体装置及びその製造方法に限られず、既存のトランジスタ形成方法を適宜適用することにより、変更することができる。例えば、上述した実施の形態においては、ゲート電極として、ポリシリコン上に窒化タングステン及びタングステンを積層してなる構造を示したが、ポリシリコン上にタングステンシリサイドを積層してなる構造その他の構造を用いることとしてもよい。この場合においても、たとえば、くびれ９ａ１除去用のエッチング工程などは何ら変更を加えず適用可能である。

加えて、上述した実施の形態においては、ＤＲＡＭのセルトランジスタのゲート電極の構造を例として説明したが、本発明はＤＲＡＭに限定されるものではなく、平行に配置された複数のゲート電極用配線間にＳＡＣ技術を用いてコンタクトプラグを形成する半導体装置であれば、本発明の製造方法を適用することができる。

本発明の実施の形態による半導体装置の部分的な構造を示す断面図である。 図１に示される半導体装置の製造工程を示す断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。 図１に示される半導体装置の製造工程を示す他の断面図である。

符号の説明

１ シリコン基板
２ ゲート絶縁膜
２ａ 絶縁膜
３ 第１電極部（ポリシリコン）
３ａ ポリシリコン膜
４ 第２電極部（窒化タングステン）
４ａ 窒化タングステン
５ 第３電極部（タングステン）
６ 第１ゲートマスク（窒化シリコン）
７ 第２ゲートマスク（酸化シリコン）
７ａ 第２ゲートマスク（酸化シリコン）
８ 保護膜
８ａ〜８ｃ シリコン窒化膜
９ スペーサ
９ａ〜９ｃ シリコン窒化膜
９ａ１ くびれ
１０ マスク
１１ シリコン部
１２ 層間絶縁膜
１３ 開口
１４ サイドウォール
１５ セルコンタクトプラグ

Claims (7)

1. 基板上に、ゲート絶縁膜材料層、ゲート電極材料層、ゲートマスク材料層を順次形成する第１工程と、
   前記ゲートマスク材料層をエッチングしてゲートマスクを形成する第２工程と、
   前記基板に直交する面内において少なくとも前記ゲート電極材料層のうち前記ゲートマスクに最も近い部分が前記ゲートマスクより幅小となるように構成して、ゲート電極を形成する第３工程と、
   前記ゲート電極及び前記ゲートマスクの側壁にスペーサを形成する第４工程と、
   全面に亘って層間絶縁膜を堆積させる第５工程と、
   前記ゲートマスク及び前記スペーサを利用したＳＡＣ（Self Aligned Contact）プロセスにより、コンタクトを形成する第６工程と
   を備える半導体装置の製造方法。
2. 前記第１工程は、前記ゲート絶縁膜材料層上に、前記ゲート電極材料層として、ポリシリコンからなる第１層と、少なくとも金属を含む第２層を順次形成する工程を含んでおり、
   前記第３工程は、前記第２層を前記ゲートマスクより幅小とする工程と、前記第２層の側部を含む全面に亘って保護膜を形成する工程と、該保護膜及び前記第１層をエッチングして前記ゲート電極を形成する工程とを備えている、
   請求項１記載の半導体装置の製造方法。
3. 前記第１工程は、前記第２層として、前記第１層上にタングステン窒化膜及びタングステン膜を順次形成する工程を含んでおり、
   前記第２層を前記ゲートマスクより幅小とする工程は、前記タングステン膜をエッチングして前記ゲートマスクよりも幅小とし続いて前記タングステン窒化膜と前記第１層の一部をエッチングする工程と、そのエッチングされたタングステン窒化膜を幅小とする工程を備えている、
   請求項２記載の半導体装置の製造方法。
4. 前記エッチングされたタングステン窒化膜を幅小とする工程は、アンモニア溶液にキレート材と界面活性剤を添加した薬液を用いて前記エッチングされたタングステン窒化膜を更にエッチングすることにより行われる、
   請求項３記載の半導体装置の製造方法。
5. 前記第４工程は、全体に亘ってスペーサ材料膜を成膜する工程と、前記ゲート電極の前記幅小の部分に起因して当該幅小の部分の側方において前記スペーサ材料膜に生じたくびれが隠れる程度のマスクを形成する工程と、当該マスクを用いて前記スペーサ材料膜のうち前記くびれから上方を当該くびれがなくなる程度エッチングする工程とを備えている、請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
6. 基板と、該基板上に順次形成されたゲート絶縁膜、ゲート電極及びゲートマスクを備えたＭＩＳトランジスタと、当該ＭＩＳトランジスタの拡散層上にＳＡＣプロセスにより形成されたコンタクトとを備える半導体装置において、
   前記基板に直交する面内において、少なくとも前記ゲート電極のうち前記ゲートマスクに最も近い部分は、前記ゲートマスクよりも幅小である
   半導体装置。
7. 前記ゲート電極は、ポリシリコンからなる第１部と該第１部上に形成された少なくとも金属を含む第２部からなり、前記第２部は前記ゲートマスク及び前記第１部より幅小である、請求項６記載の半導体装置。

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