KR20070070872A - 반도체소자의 콘택홀 형성 방법 - Google Patents

반도체소자의 콘택홀 형성 방법 Download PDF

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KR20070070872A
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Abstract

본 발명은 콘택홀의 바텀홀사이즈를 충분히 확보하면서도 플라즈마손실층을 제거할 수 있는 반도체소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 콘택홀 형성 방법은 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 발생된 플라즈마손실층을 제거함과 동시에 상기 콘택홀의 홀 사이즈를 증가시키기 위한 후처리식각 공정(등방성 식각, 10mT∼1000mT의 압력하에서 불소계 가스에 O2, 또는 Ar 가스를 첨가하여 진행)을 진행하는 단계를 포함하고, 상술한 본 발명은 후처리식각을 등방성식각으로 진행함에 따라 콘택홀의 홀사이즈를 충분히 넓게 확보하면서도 콘택홀 식각시 발생된 플라즈마손실층을 제거하여 콘택저항을 감소시키므로써 반도체소자의 개발기간을 단축시킬 수 있을뿐만 아니라 소자의 수율을 향상시킬 수 있는 효과가 있다.
콘택홀, 비트라인콘택홀, 등방성식각, 플라즈마손실층

Description

반도체소자의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 주변회로영역에서의 비트라인콘택홀 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트절연막
23 : 게이트 24 : LDD 접합
25 : 게이트스페이서 26 : 소스/드레인 접합
27 : 층간절연막 28 : BLC2 콘택마스크
29 : 비트라인콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택홀 형성 방법에 관한 것이다.
반도체 소자 제조 공정에서 비트라인을 형성하기 전에 비트라인을 아래에 존재하는 접합(junction)이나 게이트에 연결하기 위한 비트라인콘택홀(Bitline Contact; BLC) 공정을 진행하고 있다. 이때 비트라인콘택홀 공정의 종류 중 메모리 셀 내부에서 랜딩플러그콘택(Landing Plug contact: 셀의 비트라인과 접합층을 연결하는 플러그)에 연결하는 "BLC1 공정"과 메모리 셀 지역을 제외한 나머지 주변 회로 지역에서 비트라인과 게이트(또는 N+/P+ 접합)에 연결하기 위한 "BLC2 공정"을 따로 진행하고 있다.
도 1은 종래기술에 따른 주변회로영역에서의 비트라인콘택홀 형성 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 주변회로영역으로 정의된 반도체 기판(11) 상에 게이트절연막(12)과 게이트(13)의 적층을 형성하고, 게이트(13) 외측의 반도체 기판(11) 내에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 접합(14)을 형성한다.
이어서, 게이트(13)의 양측벽에 접하는 게이트스페이서(15)를 형성한 후, 고농도 불순물의 이온주입을 통해 LDD 접합(14)에 연결되는 소스/드레인 접합(16)을 형성한다.
이어서, 전면에 층간절연막(ILD, 17)을 증착하고, 주변회로영역에 비트라인과 소스/드레인 접합(16)과의 콘택을 형성하기 위한 감광막(도시 생략)을 형성한 다.
이어서, 층간절연막(17)을 선택적으로 식각하여 소스/드레인 접합(16)의 표면을 노출시키는 비트라인콘택홀(18)을 형성한다. 여기서, 비트라인콘택홀(18)을 형성하기 위한 공정을 "BLC2" 공정이라고 일컬으며, 비트라인콘택홀(18) 형성후에는 반도체기판 표면의 플라즈마손실층을 제거하기 위해 Ar와 O2의 혼합가스를 이용한 LET(Light Etch Treatment) 공정을 진행한다.
최근에, 반도체소자의 디자인룰이 작아짐에 따라 BLC2 공정에서 마스크패터닝을 위한 감광막 종류를 KrF 감광막을 사용할 경우 마스크디파인(Mask define)이 어려움이 있어 ArF 감광막으로 변경하여 마스크 패터닝을 진행하고 있다. 이는 주변회로영역에 형성되는 BLC2가 셀영역에서 여러번의 공정에 의해 식각될 깊이가 깊어지기 때문이다.
하지만, ArF 감광막을 이용하여 BLC2 공정의 콘택홀 식각공정을 진행할 경우, ArF 감광막의 변형이 발생하여 콘택홀이 왜곡되고 있다. 이를 해결하고자, ArF 감광막을 이용한 BLC2 공정시 낮은 파워(Low power)를 사용하여 감광막의 변형을 최소화하고 있다.
그러나, 낮은 파워를 사용하게 되면, 충분한 식각이 이루어지지 않아 비트라인콘택홀의 바텀홀사이즈(Bottom hole size)를 충분히 확보할 수 없어 비트라인콘택홀에 매립되는 비트라인콘택의 저항이 증가하거나 비트라인콘택홀의 낫오픈(Not open)이 발생하는 문제가 있다.
또한, 종래기술은 Ar와 O2의 혼합가스를 이용한 LET(Light Etch Treatment) 공정으로는 플라즈마손실층을 충분히 제거하지 못한다.
상술한 문제점들은 비록 비트라인콘택홀에 국한되지 않고, 고집적 반도체 소자 제조 공정시의 모든 콘택홀(비아홀 포함) 공정에서 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 콘택홀의 바텀홀사이즈를 충분히 확보하면서도 플라즈마손실층을 제거할 수 있는 반도체소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체소자의 콘택홀 형성 방법은 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계, 및 상기 콘택홀 형성시 발생된 플라즈마손실층을 제거함과 동시에 상기 콘택홀의 홀 사이즈를 증가시키기 위한 후처리식각 공정을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 후처리식각 공정은 등방성 식각으로 진행하는 것을 특징으로 하며, 상기 후처리식각 공정은 건식식각 방식으로 진행하는 것을 특징으로 하고, 상기 건식식각은 10mT∼1000mT의 압력하에서 불소계 가스에 O2, 또는 Ar 가스를 첨가하여 진행하는 것을 특징으로 한 다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된(이하 반도체기판은 주변회로영역의 반도체기판이라 가정함) 반도체 기판(21) 상에 게이트절연막(22)과 게이트(23)의 적층을 형성하고, 게이트(23) 외측의 반도체 기판(21) 내에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 접합(24)을 형성한다.
이어서, 게이트(23)의 양측벽에 접하는 게이트스페이서(25)를 형성한 후, 고농도 불순물의 이온주입을 통해 LDD 접합(24)에 연결되는 소스/드레인 접합(26)을 형성한다.
이어서, 전면에 층간절연막(ILD, 27)을 증착하고, 비트라인과 소스/드레인 접합(26)과의 콘택을 형성하기 위한 "BLC2 공정"을 진행한다.
이하, 비트라인콘택홀을 형성하는 BLC2 공정에 대해 자세히 설명하기로 한다.
BLC2 공정은 비트라인콘택홀을 형성하는 식각 공정과 LET(Light Etch Treatment) 공정으로 구분된다. 여기서, LET 공정은 식각공정시 발생된 플라즈마손실층을 제거하여 콘택저항을 개선하기 위한 것이다.
먼저, 비트라인콘택홀을 형성하는 식각공정에 대해 살펴보기로 한다.
도 2b에 도시된 바와 같이, 층간절연막(27) 상에 ArF 감광막을 도포한 후 노광 및 현상으로 패터닝하여 BLC2 콘택마스크(28)를 형성한다.
다음으로, BLC2 콘택마스크(28)를 식각배리어로 하여 층간절연막(27)을 식각하여 비트라인콘택홀(29)을 형성한다.
이때, 비트라인콘택홀(29) 형성을 위한 식각 공정은, 55mtorr, 800W(Top power), 600W(Bottom power), 250sccm Ar, 40sccm CHF3, 7sccm O2, 30℃(Top temp.), 20℃(Bottom temp.), 70" 조건으로 진행한다. 이러한 식각 공정시 탑파워를 800W로 인가하고 바텀파워를 600W로 매우 낮은 파워를 인가하고 있다.
위와 같이, 식각 공정에서 바텀파워를 매우 작은 600W로 설정된 레시피를 이용함에 따라 상대적으로 식각손실층이 적다. 잘 알려진 바와 같이, 소스파워 역할을 하는 탑파워는 플라즈마를 생성 및 유지시키기 위한 파워이며, 바이어스파워 역할을 하는 바텀파워는 플라즈마내 이온 및 라디칼들이 기판쪽으로 가속시키도록 하는 파워이다. 따라서, 바텀파워를 약하게 인가할수록 기판이 받는 어택 및 식각손실층이 적어진다.
도 2c에 도시된 바와 같이, 비트라인콘택홀(29) 형성후 BLC2 콘택마스크(28)로 사용된 감광막을 스트립한다. 이때, 감광막의 스트립은 산소 플라즈마를 이용한다.
도 2d에 도시된 바와 같이, 후처리식각공정으로서 LET(Light Etch Treatment) 공정을 진행하는데, LET 공정은 비트라인콘택홀(29) 형성을 위한 식각공정 및 감광막스트립 공정에 의해 발생된 반도체기판 표면의 플라즈마손실층(plasma damage)을 제거함과 동시에, 등방성식각(Isotropic)이 발생하도록 하여 비트라인콘택홀(29)의 홀사이즈를 증가시키기 위한 것이다. 바람직하게, LET 공정은 건식식각방식 또는 습식식각 방식을 이용한다.
먼저, LET 공정은 10mT∼1000mT의 압력하에서 불소계 가스(Fluorine base gas)에 O2, 또는 Ar 가스를 첨가하여 진행하는 건식식각(Dry etch) 방식을 이용한다. 이때, LET 공정에 노출되는 층간절연막(27)의 식각타겟을 50Å∼500Å으로 하여 층간절연막(27) 표면의 일부 식각과 동시에 비트라인콘택홀(29)의 등방성 식각을 유도한다. 여기서, 등방성식각이 발생되는 이유는 불소계 가스(Fluorine base gas)에 O2, 또는 Ar 가스를 첨가하여 진행하는 건식식각(Dry etch) 방식이 등방성 메카니즘을 보이기 때문이며, 따라서 라디칼들이 등방성으로 층간절연막(27)을 식각하게 된다. 이로써, LET 공정에 의해 층간절연막(27)의 표면(27a)과 비트라인콘택홀(29)의 측벽(27b)의 등방성 식각이 진행되어 비트라인콘택홀(29)의 홀사이즈가 증가한다.
예컨대, 건식식각 방식에 의한 LET 공정시, 불소계 가스는 CF4, C4F8, 또는 CH2F2 중에서 선택된 어느 하나를 사용하며, Ar은 250sccm∼350sccm의 유량을 사용하고, 불소계 가스인 CF4는 15sccm∼25sccm의 유량을 사용하며, O2는 150sccm∼ 250sccm의 유량을 사용한다. 여기서, 혼합가스 중 불소계 가스에 의해 주도적으로 플라즈마손실층이 제거된다. 즉, CF4는 플라즈마손실층(SiC와 SiF)에서 C와 F를 끊어주는 역할을 하여 C와 F를 외부로 배출시킨다.
그리고, 습식식각 방식에 의한 LET 공정은, 산화막 물질을 선택적으로 식각할 수 있는 습식케미컬을 이용하여 진행하는데, 예를 들면, HF 용액을 이용한다. 이처럼, HF 용액을 이용하여 습식식각하면 비트라인콘택홀(29) 아래의 플라즈마손실을 제거함과 동시에 비트라인콘택홀의 홀사이즈를 증가시킬 수 있다.
상술한 실시예에 따르면, 비트라인 콘택홀 형성후 LET 공정의 조건을 등방성식각과 동시에 플라즈마손실층을 제거하도록 하므로써, 비트라인콘택홀(29)의 홀사이즈(특히 바텀홀사이즈)를 충분히 넓게 확보하면서도 플라즈마손실층을 제거할 수 있어 비트라인콘택홀에 매립되는 비트라인콘택의 저항이 증가하거나 비트라인콘택홀의 낫오픈(Not open)이 발생하지 않는다.
또한, ArF 감광막을 이용하더라도 낮은 파워를 이용하므로 감광막의 변형에 의한 비트라인콘택홀의 왜곡이 감소한다.
한편, 상술한 본 발명은 비트라인콘택홀(BLC2)에 한정되지 않고, 고집적 반도체 소자 제조 공정시의 모든 콘택홀(비아홀 포함) 공정에 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘택홀의 홀사이즈를 충분히 넓게 확보하면서도 콘택홀 식각시 발생된 플라즈마손실층을 제거하여 콘택저항을 감소시키므로써 반도체소자의 개발기간을 단축시킬 수 있을뿐만 아니라 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 접합이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 접합 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 형성시 발생된 플라즈마손실층을 제거함과 동시에 상기 콘택홀의 홀 사이즈를 증가시키기 위한 후처리식각 공정을 진행하는 단계
    를 포함하는 반도체소자의 콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 후처리식각 공정은,
    등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 후처리식각 공정은,
    건식식각 방식으로 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  4. 제3항에 있어서,
    상기 건식식각은,
    10mT∼1000mT의 압력하에서 불소계 가스에 O2, 또는 Ar 가스를 첨가하여 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  5. 제4항에 있어서,
    상기 건식식각시, 상기 층간절연막의 식각타겟을 50Å∼500Å으로 하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  6. 제4항에 있어서,
    상기 불소계 가스는, CF4, C4F8, 또는 CH2F2 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 후처리식각 공정은,
    습식식각으로 진행하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  8. 제7항에 있어서,
    상기 습식식각은, HF 용액을 이용하는 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
  9. 제1항에 있어서,
    상기 반도체기판이 셀영역과 주변회로영역으로 정의되고, 상기 콘택홀은 상기 주변회로영역에 형성되는 비트라인콘택홀인 것을 특징으로 하는 반도체소자의 콘택홀 형성 방법.
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