JP2008277740A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】エッチング工程時の感光膜の損傷率及びイオン不純物の浸透を防止すること。
【解決手段】半導体基板上にゲート絶縁膜パターン及びゲート電極膜パターンを形成する段階;前記ゲート電極膜パターンを含む前記半導体基板上に前記ゲートパターンの間の領域の一部を露出させる感光膜パターンを形成する段階;前記感光膜パターンの表面に前記半導体基板よりエッチング速度が遅い保護膜を形成する段階;前記保護膜及び前記感光膜パターンをエッチングマスクとして用いるエッチング工程で前記半導体基板に第1のトレンチを形成する段階;及び前記第1のトレンチが形成された前記半導体基板にイオン注入工程を行う段階を含む半導体素子の製造方法。
【選択図】図５

Description

本発明は、半導体素子の製造方法に関するものであり、特に、高電圧領域にトレンチを形成する工程時に感光膜の下部のゲート電極膜を保護する半導体素子の製造方法に関するものである。
フラッシュメモリ(flash memory)素子のような非揮発性メモリ(non-volatile memory)素子において消去(erase)及び書き込み(write)動作を行うためには、高電圧(high voltage)を用いる。このような高電圧を用いるために高電圧をパス(pass)させるか、またはスイッチング(switching)できる高電圧トランジスタ(transistor)を用いている。
高電圧トランジスタを形成する工程は、次の通りである。半導体基板上にゲート絶縁膜、ゲート電極膜を形成した後、セル領域にパターンを形成するためのハードマスク膜パターンを用いてセル領域をまずパターニングし、トレンチを形成する。その後、高電圧領域が含まれた周辺領域にパターニング工程を行うためのハードマスク膜パターンを用いて周辺領域をパターニングし、トレンチを形成する。
周辺領域の高電圧領域に形成された高電圧ゲートパターンの間に素子の電気的隔離を向上させるために高電圧トレンチをさらに形成する。高電圧トレンチを形成する工程は、ゲートパターンが形成された半導体基板上に感光膜を形成し、露光及び現像工程を実施して感光膜をパターニングする。
ここで、感光膜パターンに沿ってエッチング工程を行った後、イオン注入工程を行うが、高電圧ゲートパターンの縁部の付近が工程の進行上、エッチング及びイオン注入工程に非常に脆弱になる。エッチング工程の際、ゲート電極の縁部が露出されることもあり、エッチング工程以後に行うイオン注入工程時に感光膜パターンを通じてゲート電極にイオンが浸透することもある。
もし、高電圧ゲート電極膜にイオン不純物が浸透すれば、半導体素子の電気的特性が非常に低下するが、特に、高電圧を用いるために後続の高電圧が印加されれば、高電圧ジャンクション(junction)破壊電圧(break down blocking)に耐え難くなる。
本発明は、高電圧領域で感光膜を用いるエッチング工程を行う時、感光膜パターンの表面をシリレーション(silylation)処理して保護膜を形成した後、エッチング工程を行い、イオン注入工程を行うことにより、エッチング工程時の感光膜の損傷率及びイオン不純物の浸透を防止することを課題とする。
本発明は、半導体素子の製造方法に関するものであり、半導体基板上にゲート絶縁膜パターン及びゲート電極パターンを形成する。ゲート電極パターンを含む半導体基板上にゲートパターンの間の領域を一部露出させる感光膜パターンを形成する。感光膜パターンの表面に半導体基板よりエッチング速度が遅い保護膜を形成する。保護膜及び感光膜パターンをエッチングマスクとして用いるエッチング工程により半導体基板に第1のトレンチを形成する。第1のトレンチが形成された半導体基板にイオン注入工程を行う段階を含む半導体素子の製造方法を含む。
感光膜パターンを形成する前に、ゲート電極パターンの間の半導体基板をエッチングして第2のトレンチを形成する段階をさらに含む。
第2のトレンチは、第1のトレンチより幅が広く深さが浅く、高電圧ゲートパターンは半導体基板の周辺領域に形成される。
ゲート電極膜は、ポリシリコン膜または窒化膜で形成するか、またはポリシリコン膜及び窒化膜を積層して形成する。
保護膜は感光膜の表面をシリレーション(silylation)処理して形成し、シリレーション工程は感光膜にビファンクショナル(bifunctional)低重合体(oligomeric)であるアミノシロキサン(aminosiloxane)が含まれた試薬を反応させて形成する。この時、試薬はシリコン系列のポリマーまたはカーボン系列の試薬を用いる。
保護膜は、感光膜パターンの一部をSiO2膜で変形させて形成するが、SiO2膜は50Å〜1000Åの感光膜パターンを変化させて形成する。
第1のトレンチは500Å〜10000Åの深さで形成し、イオン注入工程はフィールドストップイオン注入工程で行う。
本発明は、高電圧領域のエッチング工程時に、感光膜パターンの表面をシリレーション(silylation)処理して保護膜を形成することにより、エッチング工程による感光膜の損失を減らすことができるため、感光膜の膜厚を減らすことができ、これによりゲート電極膜をエッチング工程から保護することができ、後続のイオン注入工程時にゲート電極に不純物の浸透を防止することができ、高電圧ジャンクションの破壊電圧に耐えることができる。また、周辺領域でトレンチ及び半導体基板の間の段差にも拘わらず、トレンチ形成工程を容易に行うことができるため、半導体素子の誤動作を防止することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図１〜図６は、本発明による半導体素子の製造方法を説明するための断面図である。
図１は、半導体基板100のうち、高電圧領域を示した断面図である。半導体基板100上にゲート絶縁膜102、ゲート電極膜104及びハードマスク膜パターン106を形成する。
ゲート絶縁膜102は酸化膜で形成することが望ましい。ゲート電極膜104はポリシリコン膜及び窒化膜を積層して形成するか、またはこれらのいずれか一つの膜を用いて形成することができる。ハードマスク膜パターン106は、高電圧ゲートを形成するためのパターンで形成する。
図２に示すように、ハードマスク膜パターン(図１の106)によりエッチング工程を実施し、ゲート電極膜パターン104ａ及びゲート絶縁膜パターン102ａを形成し、半導体基板100の一部を除去してトレンチ107（第2のトレンチ）を形成する。尚、第2のトレンチは後述する第１のトレンチより幅が広く、深さが浅い。
示された領域は半導体基板100のうち、周辺領域の一部のみを示したが、周辺領域をパターニングする前にセル領域(図示せず)にまずパターン及びトレンチを形成した後、周辺領域をパターニングすることができる。または、周辺領域にパターン及びトレンチを形成した後、セル領域(図示せず)にパターン及びトレンチを形成することもできる。
トレンチ107を形成した後、ハードマスク膜パターン(図１の106)を除去する。
図３に示すように、半導体基板に形成された高電圧素子の電気的絶縁のために、トレンチ107より深い高電圧トレンチを形成するが、高電圧トレンチを形成するために、ゲート電極膜パターン104ａが形成された半導体基板100上にゲート電極膜パターン104ａが全て覆われるように感光膜108を形成する。感光膜108はシリコン(silicon)が含まれていない感光剤を用いて形成することが望ましい。
露光工程を実施して露光領域108ａを定義する。露光工程は、露光により感光膜のポリマー結合鎖が切れるようにして露光領域が除去されるポジティブ(positive)露光工程を行うことができる。または、露光により感光膜のポリマー結合鎖が強くなり、露光領域以外の領域が除去されるネガティブ(negative)露光工程を行うことができる。本発明では、このうち、ポジティブ露光工程を例として説明する。
図４に示すように、露光工程が行われた露光領域(図３の108a)を除去する現像(develope)工程を実施し、感光膜108内にトレンチ(図２の107)の一部(例えば、中央領域)が露出されるホール109を形成する。この時、現像工程は湿式現像工程で行うことが望ましい。
後続の工程時、パターニングされた感光膜108によりエッチング及びイオン注入工程を進行するが、この時、ゲート電極膜パターン104ａが影響を受けることがある。特に、ゲート電極膜パターン104ａの縁部Ａがエッチング及びイオン注入工程に脆弱である。これは、感光膜108がスピンコーティング(spin coating)方式で形成されるが、この時、ゲート電極膜パターン104ａの縁部で感光膜108の厚さが薄くなる現象が発生し得る。ゲート電極膜パターン104ａの縁部の領域で感光膜108の厚さが薄く形成されれば、イオン注入工程時に不純物の浸透を防止し難くなる。また、高電圧トレンチを形成するためのエッチング工程時にゲート電極膜パターン104ａの縁部Ａが露出されやすく、これにより上記説明した不純物が浸透するのがさらに容易になり得る。
これを防止するために、感光膜108の表面に保護膜を形成するが、具体的に説明すれば、次の通りである。
図５に示すように、ゲート電極膜パターン104ａに保護膜110を形成するためにシリレーション(silylation)処理工程を行う。シリレーション処理工程は、感光膜108にビファンクショナル低重合体(bifunctional oligomeric)であるアミノシロキサン(aminosiloxane)が含まれた試薬(例えば、シリコン系列のポリマーまたはカーボン系列の試薬)を反応させ、架橋(crosslinked)であるSiO2膜の保護膜110を形成する。即ち、保護膜110は、感光膜パターンの一部をSiO2膜で変形させて形成する。
保護膜110は、50Å〜1000Åの感光膜108を変化させて形成することができる。この時、シリレーション処理工程の特性の上、感光膜108パターンの縁部でさらに厚く拡散された保護膜110が形成されるが、これは、後続のエッチング及びイオン注入工程時にゲート電極膜パターン104ａを保護するのに有利に作用することができる。また、感光膜108の損失を防止し、微細パターンのトレンチを容易に形成することができる。
図６に示すように、保護膜110及び感光膜108パターンをエッチングマスクとしつつ、保護膜110が形成された感光膜108パターンに沿ってエッチング工程を実施し、露出された半導体基板100の一部を除去して高電圧トレンチ（第1のトレンチ）100ａを形成する。高電圧トレンチ100ａを形成するためのエッチング工程時、保護膜110の一部もエッチングされて保護膜110の厚さが薄くなることがあるが、感光膜108パターンは保護膜110により保護できるため、感光膜108のエッチング速度を遅らせることができる。高電圧トレンチ100ａの深さは、500Å〜10000Åの深さで形成する。これにより、ゲート電極膜パターン104ａの縁部から残留する感光膜108の表面の間の距離マージンを確保することができる。
一方、高電圧トレンチ100ａを形成した後、高電圧素子間の電気的絶縁のために保護膜110が残留する感光膜108のパターンに沿ってフィールドストップ(field stop)イオン注入工程を行う。フィールドストップイオン注入工程は、Pタイプの不純物を注入して行うことができる。また、イオン注入工程時、ゲート電極膜パターン104ａ上に形成された保護膜110により不純物がゲート電極膜パターン104ａに浸透することを防止することができる。不純物の浸透を防止することにより、電気的に高電圧ジャンクション(junction)の破壊電圧(break down blocking)に耐えられるようになる。
また、保護膜110を形成することにより、トレンチ形成のためのエッチング工程時、感光膜108の厚さ損失を減らすことができるため、感光膜108の厚さを下げることができ、感光膜を形成する前のトレンチ及び半導体基板100との段差にも拘わらず、微細なトレンチパターンを形成することができる。
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明による半導体素子の製造方法を説明するための断面図である。 本発明による半導体素子の製造方法を説明するための断面図である。 本発明による半導体素子の製造方法を説明するための断面図である。 本発明による半導体素子の製造方法を説明するための断面図である。 本発明による半導体素子の製造方法を説明するための断面図である。 本発明による半導体素子の製造方法を説明するための断面図である。
符号の説明
100…半導体基板、100ａ…高電圧トレンチ、102…ゲート絶縁膜、102ａ…ゲート絶縁膜パターン、104…ゲート電極膜、104ａ…ゲート電極膜パターン、106…ハードマスク膜パターン、107…トレンチ、108…感光膜、108ａ…露光領域、109…ホール、110…保護膜

Claims (12)

  1. 半導体基板上にゲート絶縁膜パターン及びゲート電極膜パターンを形成する段階;
    前記ゲート電極膜パターンを含む前記半導体基板上に前記ゲートパターンの間の領域の一部を露出させる感光膜パターンを形成する段階;
    前記感光膜パターンの表面に前記半導体基板よりエッチング速度が遅い保護膜を形成する段階;
    前記保護膜及び前記感光膜パターンをエッチングマスクとして用いるエッチング工程で前記半導体基板に第1のトレンチを形成する段階;及び
    前記第1のトレンチが形成された前記半導体基板にイオン注入工程を行う段階を含む半導体素子の製造方法。
  2. さらに、前記感光膜パターンを形成する前に、
    前記ゲート電極膜パターンの間の前記半導体基板をエッチングして第2のトレンチを形成する段階を含む請求項１に記載の半導体素子の製造方法。
  3. 前記第2のトレンチは、前記第1のトレンチより幅が広く、深さが浅い請求項２に記載の半導体素子の製造方法。
  4. 前記ゲートパターンは、前記半導体基板の周辺領域に形成される請求項１に記載の半導体素子の製造方法。
  5. 前記ゲート電極膜は、ポリシリコン膜または窒化膜で形成するか、または前記ポリシリコン膜及び窒化膜を積層して形成する請求項１に記載の半導体素子の製造方法。
  6. 前記保護膜は、前記感光膜の表面をシリレーション処理して形成する請求項１に記載の半導体素子の製造方法。
  7. 前記シリレーション工程は、前記感光膜にビファンクショナル低重合体であるアミノシロキサンが含まれた試薬を反応させて形成する請求項６に記載の半導体素子の製造方法。
  8. 前記試薬は、シリコン系列のポリマーまたはカーボン系列の試薬を用いる請求項７に記載の半導体素子の製造方法。
  9. 前記保護膜は、前記感光膜パターンの一部をSiO2膜で変形させて形成する請求項１に記載の半導体素子の製造方法。
  10. 前記SiO2膜は、50Å〜1000Åの感光膜パターンを変化させて形成する請求項９に記載の半導体素子の製造方法。
  11. 前記第1のトレンチは、500Å〜10000Åの深さで形成する請求項１に記載の半導体素子の製造方法。
  12. 前記イオン注入工程は、フィールドストップイオン注入工程で行う請求項１に記載の半導体素子の製造方法。
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