KR100476705B1 - 플래시 메모리 소자의 고전압 트랜지스터 제조방법 - Google Patents

플래시 메모리 소자의 고전압 트랜지스터 제조방법 Download PDF

Info

Publication number
KR100476705B1
KR100476705B1 KR10-2003-0034546A KR20030034546A KR100476705B1 KR 100476705 B1 KR100476705 B1 KR 100476705B1 KR 20030034546 A KR20030034546 A KR 20030034546A KR 100476705 B1 KR100476705 B1 KR 100476705B1
Authority
KR
South Korea
Prior art keywords
high voltage
ion implantation
voltage transistor
forming
film
Prior art date
Application number
KR10-2003-0034546A
Other languages
English (en)
Other versions
KR20040103593A (ko
Inventor
신영기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0034546A priority Critical patent/KR100476705B1/ko
Priority to US10/737,559 priority patent/US6991983B2/en
Priority to JP2004062182A priority patent/JP4383929B2/ja
Publication of KR20040103593A publication Critical patent/KR20040103593A/ko
Application granted granted Critical
Publication of KR100476705B1 publication Critical patent/KR100476705B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Element Separation (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 플래시 메모리 소자의 고전압 트랜지스터 제조방법에 관한 것으로, 고전압 트랜지스터의 필드 스톱을 위한 마스크 공정, 이온주입 공정 및 상기 마스크 제거 공정이 필요 없으면서도 고전압 트랜지스터의 액티브 특성을 만족시키면서 소자분리막의 펀치 누설전류를 억제할 수 있는 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 제공한다.

Description

플래시 메모리 소자의 고전압 트랜지스터 제조방법{Method of manufacturing high voltage transistor of flash memory device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 고전압 트랜지스터의 필드 스톱을 위한 마스크 공정, 이온주입 공정 및 상기 마스크 제거 공정이 필요 없으면서도 고전압 트랜지스터의 액티브 특성을 만족시키면서 소자분리막의 펀치 누설전류를 억제할 수 있는 플래시 메모리 소자의 고전압 트랜지스터 제조방법에 관한 것이다.
낸드(NAND)형 플래시 메모리 소자의 경우, 현재 고전압(High Voltage) NMOS 트랜지스터를 형성함에 있어 액티브 영역의 트랜지스터 특성 및 소자분리 펀치 누설(Isolation Punch Leakage) 특성을 만족시키기 위하여 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 및 고전압 NMOS 트랜지스터 필드 스톱 이온주입(Field Stop Implantation)을 각각 다른 마스크(Mask)를 사용하여 진행하고 있으며, 이는 전체적인 공정 스텝(Process Step)의 수와 마스크 개수를 증가시켜 생산성 감소를 야기하고 있다.
도 1은 종래의 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 설명하기 위하여 도시한 도면이다. 도 1에서 참조부호 '2'는 반도체 기판을, '8'은 고전압 소자용 게이트 산화막을, '12'는 저전압 소자용 게이트 산화막을, '14'는 폴리실리콘막을, '16'은 패드 질화막을, '18'은 트렌치를, '19'는 고전압 NMOS 트랜지스터 필드 스톱 이온주입(field stop implantation)을 지칭한다.
도 1에서 보는 바와 같이 고전압 NMOS 트랜지스터의 필드 영역을 형성함에 있어 고전압 NMOS 트랜지스터 필드 스톱 이온주입(Field Stop Implantation) 마스크를 액티브 영역에 0.5um 정도 오버랩(Overlap) 되게 형성한 다음, 고전압 NMOS 트랜지스터 필드 스톱 이온주입(Field Stop Implantation)을 실시하고 있다. 액티브 영역에 오버랩 시키는 이유는 고전압 NMOS 트랜지스터 필드 스톱 이온주입의 도핑 프로파일(Doping Profile)이 액티브 영역에 영향을 주지 않게 하기 위함이다. 따라서, 고전압 NMOS 트랜지스터 필드 스톱 이온주입(Field Stop Implantation)이 되는 부분은 트렌치 소자분리막 밑부분 전체에 걸치는 것이 아니라 국부적으로 형성되게 되어 있다. 이때 소자분리막의 트렌치 깊이는 3000Å 정도이다. 상기와 같은 고전압 NMOS 트랜지스터 필드 스톱 이온주입을 실시하기 위해서는 포토리소그라피(photolithography) 공정에 사용되는 마스크가 필요할 뿐만 아니라, 포토레지스트 도포 공정, 포토레지스트 노광 공정, 포토레지스트 현상 공정, 필드 스톱 이온주입 공정, 포토레지스트 제거 공정 등 여러 공정 단계를 거쳐야 하는 번거로움이 있다.
한편, 액티브 영역의 경우는 낸드형 플래시 메모리 소자에서 요구되는 고전압 특성을 만족시키기 위하여 P형 기판(P type-Substrate)에 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 마스크를 사용하여 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입을 적용하고 있다.
이와 같이, 종래에는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 및 고전압 NMOS 트랜지스터 필드 스톱 이온주입을 따로 실시하여 적용하고 있다.
본 발명이 이루고자 하는 기술적 과제는 고전압 트랜지스터의 필드 스톱을 위한 마스크 공정, 이온주입 공정 및 상기 마스크 제거 공정이 필요 없으면서도 고전압 트랜지스터의 액티브 특성을 만족시키면서 소자분리막의 펀치 누설전류를 억제할 수 있는 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 고전압 트랜지스터의 문턱전압 조절을 위한 이온주입을 실시하는 단계와, 상기 반도체 기판 상에 고전압 소자용 게이트 산화막을 형성하는 단계와, 상기 고전압 소자용 게이트 산화막 상에 패드 질화막을 형성한 후, 상기 반도체 기판 내에 얕은 트렌치를 형성하는 단계와, 상기 얕은 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 반도체 기판 상에 폴리실리콘막을 형성한 후, 패터닝하여 고전압 트랜지스터의 게이트 전극을 형성하는 단계 및 이온주입 공정을 실시하여 DDD(Double Doped Drain) 구조를 갖는 고전압 트랜지스터의 소오스/드레인 접합부를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 설명하기 위하여 도시한 도면들이다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 레이아웃(Layout)을 도시한 도면이다. 도 3 내지 도 11은 도 2의 I-I' 단면을 따라 절단한 경우의 단면도들이고, 도 12는 도 2의 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도이다. 도 2에서 참조부호 'A'는 액티브 영역을 나타내고, 참조부호 'F'는 소자분리 영역을 나타내며, 참조부호 '122'는 제2 폴리실리콘막 패턴을 나타낸다.
도 3을 참조하면, 고전압 소자 영역(HV)과 저전압 소자 영역(LV)이 정의된 반도체 기판(100) 상에 고전압 소자 영역(HV)의 문턱전압(VT) 조절을 위한 이온주입시 버퍼층 역활을 하는 스크린 산화막(102)을 형성한다. 스크린 산화막(102)은 50Å∼150Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 고전압 소자 영역(HV)을 개방하고 저전압 소자 영역(LV)은 차폐하는 포토레지스트 패턴(104)을 형성한 후, 고전압 소자 영역(HV)의 문턱전압(VT) 조절을 위해 이온주입(106) 공정을 실시한다. 고전압 소자 영역(HV)의 문턱전압(VT) 조절을 위한 이온주입(106)은 60∼80KeV 정도의 에너지에서 8.0E11∼1.5E12 atoms/㎠ 정도의 도우즈(dose)로 실시하는 것이 바람직하다. 고전압 NMOS 트랜지스터의 문턱전압(VT) 조절을 위한 이온주입은 후속의 얕은 트렌치(도 8의 '118' 참조) 형성 후의 소자분리막 밑부분의 소자분리막 펀치 누설을 방지하기 위한 역할도 한다.
도 4를 참조하면, 반도체 기판(100) 상에 잔류하는 포토레지스트 패턴(104) 및 스크린 산화막(102)을 제거한다. 스크린 산화막(102)은 DHF 용액(Diluted HF; 예를 들면, 물과 HF가 50:1 정도의 비율로 희석된 HF 용액) 또는 BOE 용액(Buffer Oxide Etchant; 예를 들면, HF와 NH4F가 100∼300:1 정도로 혼합된 용액)을 사용하여 제거할 수 있다.
고전압 소자 영역(HV) 및 저전압 소자 영역(LV)을 포함한 반도체 기판(100) 상에 고전압 소자용 게이트 산화막(108)을 형성한다. 고전압 소자용 게이트 산화막(108)은 H2와 O2가스를 이용하여 300Å∼400Å 두께로 형성하는 것이 바람직하다. 고전압 소자용 게이트 산화막(108)은 습식 산화 방식을 이용하여 형성할 수도 있다.
고전압 소자 영역(HV)을 차폐하고 저전압 소자 영역(LV)은 개방하는 포토레지스트 패턴(110)을 형성한다.
도 5를 참조하면, 포토레지스트 패턴(110)을 식각 마스크로 사용하여 저전압 소자 영역(LV)에 형성된 고전압 소자용 게이트 산화막(108)을 식각하여 제거한다. 이어서, 포토레지스트 패턴(110)을 제거한다.
도 6을 참조하면, 저전압 소자 영역(LV)의 반도체 기판(100) 상에 저전압 소자용 게이트 산화막(112)을 형성한다. 저전압 소자용 게이트 산화막(112)은 H2와 O2가스를 이용하여 30Å∼100Å 두께로 형성하는 것이 바람직하다. 이로써, 고전압 소자 영역(HV)에는 고전압 소자용 산화막(108)이 형성되고, 저전압 소자 영역(LV)에는 저전압 소자용 게이트 산화막(112)이 형성되게 된다.
도 7을 참조하면, 고전압 소자 영역(HV)과 저전압 소자 영역(LV)을 포함하는 반도체 기판(100) 상에 제1 폴리실리콘막(114)과 패드 질화막(116)을 순차적으로 형성한다. 제1 폴리실리콘막(114)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 저압 화학기상증착법(Low Pressure-Chemical Vapor Deposition; LP-CVD) 방법으로 형성할 수 있다. 제1 폴리실리콘막(114)은 500 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력 조건에서 200Å∼500Å 정도의 두께로 형성하는 것이 바람직하다.
패드 질화막(116)은 저압 화학기상증착법(Low Pressure CVD; LP-CVD)을 이용하여 형성할 수 있다. 예를 들어 DCS(Dichloro Silane; SiH2Cl2)와 NH3 가스를 이용하여 50 내지 800mtorr의 낮은 압력과 700 내지 900℃정도의 온도 하에서 200 내지 1000Å의 두께로 형성할 수 있다.
여기서, 게이트 전극으로 사용하기 위한 제1 폴리실리콘막(114)을 형성하지 않고 단지 소자분리만을 실시하기 위하여 제1 폴리실리콘막(114) 증착 공정을 생략할 수도 있음은 물론이다.
도 8을 참조하면, 고전압 소자 영역(HV)과 저전압 소자 영역(LV)을 포함하는 반도체 기판(100) 상에 트렌치를 정의하는 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 반도체 기판(100) 내에 얕은 트렌치(118)를 형성한다. 상기 얕은 트렌치(118)는 1000∼2000Å 정도의 깊이, 바람직하게는 1000Å 정도의 깊이로 형성한다.
도 9를 참조하면, 상기 얕은 트렌치(118) 내를 매립하기 위하여 절연막을 증착한 후, 패드 질화막(116) 상부의 절연막을 화학 기계적 연마하여 평탄화함으로써 얕은 트렌치 소자 분리막(Shallow Trench Isolation; ISO)(120)을 형성한다. 반도체 기판(100)은 소자 분리막(120)에 의해 액티브 영역(도 2의 'A' 참조)과 소자분리 영역(도 2의 'F' 참조)이 정의된다. 상기 얕은 트렌치(118) 내를 매립하는 절연막으로는 HDP(High Density Plasma)막을 사용할 수 있다.
이어서, 패드 질화막(116)을 스트립하여 제거한다. 패드 질화막(116)은 인산(H3PO4) 용액을 사용하여 제거할 수 있다.
도 10을 참조하면, 고전압 소자 영역(HV)과 저전압 소자 영역(LV)을 포함한 반도체 기판(100) 상에 제2 폴리실리콘막(122), 실리사이드막(124) 및 하드 마스크막(126)을 순차적으로 형성한다. 제2 폴리실리콘막(122)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 저압 화학기상증착법(Low Pressure-Chemical Vapor Deposition; LP-CVD) 방법으로 형성할 수 있다. 제2 폴리실리콘막(122)은 500 내지 620℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력 조건에서 1000Å∼3000Å 정도의 두께로 형성하는 것이 바람직하다. 실리사이드막(124)은 텅스텐 실리콘(WSi)막으로 형성할 수 있다. 상기 텅스텐실리콘(WSi)막은 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 300℃∼500℃ 사이의 온도에서 형성할 수 있다. 하드 마스크막(126)은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다.
도 11을 참조하면, 게이트 마스크를 이용한 패터닝 공정을 통해 하드 마스크막(126), 실리사이드막(124), 제2 폴리실리콘막(122)을 패터닝하여 게이트 전극을 고전압 소자 영역(A)과 저전압 소자 영역(B)에 각각 형성한다.
도 12를 참조하면, 소오스/드레인(134, 136)을 형성하기 위하여 고전압 소자 영역(HV)을 개방하고 저전압 소자 영역(LV)을 차폐하는 포토레지스트 패턴(128)을 형성한다. 상기 포토레지스트 패턴(128)을 이온 주입 마스크로 사용하여 고전압 소자 영역(HV)에 저농도의 소오스/드레인(134)을 형성한다. 상기 이온 주입은 STI로 인한 소자분리막 펀치 특성 약화를 보강하기 위하여 30KeV∼50Kev 정도의 낮은 에너지로 실시하는 것이 바람직하다. 또한, 소오스/드레인(134) 형성을 위한 이온주입시 높은 드레인 접합 파괴전압을 만족시키기 위하여 3.0E12∼ 1E13 atoms/㎠ 정도의 낮은 도우즈로 실시하는 것이 바람직하다. 이어서, DDD(Double Doped Drain) 구조의 소오스/드레인(134, 136)을 형성하기 위하여 고농도의 소오스/드레인 접합부(136)를 형성한다.
구체적으로 DDD(Double Doped Drain) 구조의 소오스/드레인(134, 136)을 형성을 위한 과정을 다시 살펴보면, 먼저 고전압 소자 영역(HV)을 개방하고 저전압 소자 영역(LV)을 차폐하는 포토레지스트 패턴(128)을 형성한 후, 게이트 전극(또는 하드 마스크막)을 이온 주입 마스크로 사용하여 저농도 이온주입 공정으로 저농도 불순물 영역(134)을 형성한다. 상기 저농도 이온주입 공정은 30KeV∼50Kev 정도의 낮은 에너지로 3.0E12∼ 1.0E13 atoms/㎠ 정도의 낮은 도우즈로 실시하는 것이 바람직하다.
이어서, 고농도 불순물 영역(136)을 형성하기 위하여 고농도 불순물 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 고농도 이온주입 공정을 실시한다. 상기 고농도 이온주입 공정은 10KeV∼30Kev 정도의 낮은 에너지로 1.0E14∼ 1.0E15 atoms/㎠ 정도의 낮은 도우즈로 실시하는 것이 바람직하다. 다음에, 저전압 소자 영역(LV)에 형성된 포토레지스트 패턴(128)과 고농도 불순물 영역을 정의하는 포토레지스트 패턴을 제거한다. 한편, 고농도 불순물 이온주입 후 주입된 불순물들의 활성화를 위한 급속 열처리 공정을 진행한다. 이로써, 저농도 불순물 영역(134)과 고농도 불순물 영역(136)으로 이루어진 DDD 구조의 소오스/드레인(134, 136)이 형성된다. 이하에서, DDD 구조의 소오스/드레인 형성을 위한 이온주입이라 함은 '저농도 불순물 영역(134) 형성을 위한 이온주입'을 지칭한다.
본 발명의 바람직한 실시예에 따라 공정 진행시 고전압 NMOS 트랜지스터의 문턱전압(VT) 조절을 위한 이온주입은 얕은 트렌치 형성 후의 STI(Shallow Trench Isolation) 밑부분의 소자분리막 펀치 누설을 방지하기 위한 역할도 할 수 있다.
현재 낸드형 플래시 메모리 소자의 경우 고전압 NMOS 트랜지스터의 접합 파괴 전압(Junction Breakdown Voltage)은 27V보다 큰 특성을 만족시키고, 몸체 효과(Body-effect)를 감소시키기 위하여 P형 기판 위에 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입을 실시하고 있으며, 그 조건은 붕소(B)를 8.0E11@50KeV로 실시한다. 이 조건이 소자분리막 펀치 Punch 특성(>27V) 또한 만족시키기 위해서는 STI의 트렌치 깊이가 3000Å에서는 만족하기 어려우며 이를 낮추어야 한다.
도 13은 소자분리막의 트렌치 깊이에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다. 도 13은 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입은 50KeV 정도의 에너지에서 0.8E12 atoms/㎠ 정도의 도우즈로 실시하고, 고전압 NMOS 트랜지스터의 DDD 구조의 소오스/드레인 형성을 위한 이온주입은 70KeV 정도의 에너지에서 5.0E12 atoms/㎠ 정도의 도우즈로 실시하는 경우에 대한 그래프이다.
도 13을 참조하면, 공정 시뮬레이터(제품명; T-SUPREM4) 및 소자 시뮬레이터(제품명; MEDICI)를 이용한 시뮬레이션한 결과는 도 13에서 보는 바와 같이 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 조건(50KeV 정도의 에너지에서 0.8E12 atoms/㎠ 정도의 도우즈로 실시)에서 STI의 트렌치 깊이가 1000Å 일때 소자분리막의 파괴전압 값이 피크(Peak) 치를 나타내고 있음을 보여주고 있다.
이는 STI의 트렌치 깊이가 낮아지면서 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입의 도핑 프로파일이 소자분리 영역 밑부분을 보강해 주고 있음을 보여주는 것이다. STI의 트렌치 깊이가 3000Å 까지는 STI의 트렌치 깊이 자체 보다는 STI 밑부분의 도핑 프로파일이 더 주요한 인자임을 나타내고 있다. 이는 STI의 트렌치 깊이가 낮아 질수록 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입으로 인한 도핑 농도(Doping Concentration)가 높아지므로 후속 열(Thermal) 공정으로 인한 확산으로 인하여 STI의 트렌치 깊이만 깊고 도핑 농도가 낮은 경우 보다는 좀더 광범위(Wide)한 프로파일을 얻을 수 있기 때문이다.
도 13에서 보는 바와 같이 STI의 트렌치 깊이가 1000Å일때 소자분리막의 파괴전압의 피크치가 존재하나 현재의 타겟(Target)인 27V를 만족하지 못한다.
도 14는 고전압 NMOS 트랜지스터의 소오스/드레인 형성을 위한 이온주입에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다. 도 14는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입은 50KeV 정도의 에너지에서 0.8E12 atoms/㎠ 정도의 도우즈로 실시하고, 얕은 트렌치는 1000Å으로 형성하는 경우에 대한 그래프이다.
도 14는 고전압 NMOS 트랜지스터의 DDD(Double Doped Drain) 에너지를 낮춘 경우에 대한 시뮬레이션 결과로서, 도 14의 그래프에서 보는 바와 같이 고전압 NMOS 트랜지스터의 DDD 형성을 위한 이온주입 에너지를 낮출수록 소자분리막 펀치 특성이 향상됨을 나타내고 있으며, 30KeV 이하로 낮출 경우에는 액티브 온-전류(Active On-current) 저하 및 접합 파괴전압 저하를 가져올 수 있으므로 공정 마아진(Margin)을 고려하여 30KeV 이상의 에너지로 실시하는 것이 바람직하다.
도 14에 나타난 바와 같이 고전압 NMOS 트랜지스터의 DDD 이온주입 에너지가 30KeV인 경우, 여전히 목표 파괴전압인 27V를 만족하지 못하고 있으며 이는 접합과 기판과의 누설전류(Leakage Current)보다는 접합과 접합 사이의 펀치(Punch)성 누설(leakage)이 주요인으로 작용하기 때문이다. 따라서 이를 보상해 주기 위해서는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 에너지를 좀더 증가시킬 필요가 있다.
물론 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 에너지를 증가시킬 경우 몸체효과의 증가로 백바이어스(Back-bias) 문턱전압이 증가할 소지가 있으므로 크게 증가시키지 않는 적절한 범위내에서 설정하여야 한다.
도 15는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다. 도 15는 고전압 NMOS 트랜지스터의 DDD 구조의 소오스/드레인 형성을 위한 이온주입은 30KeV 정도의 에너지에서 5.0E12 atoms/㎠ 정도의 도우즈로 실시하고, 얕은 트렌치는 1000Å으로 형성하는 경우에 대한 그래프이다.
도 15에서 나타낸 바와 같이 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 에너지가 60KeV 이상이면 소자분리막의 파괴전압 27V 이상을 만족할 수 있을 것으로 보이며 표 1에 그 값을 나타내었다.
고전압 NMOS 트랜지스터의 문턱전압 조절 이온주입 8.0E11@50KeV 8.0E11@60KeV 8.0E11@70KeV
STI 깊이 1000Å
고전압 NMOS 트랜지스터의 DDD 이온주입 5.0E12@30KeV
소자분리막 펀치(Punch) 24.9V 27.3V 29.3V
이 경우 액티브 영역의 트랜지스터 특성에 대하여 종래의 조건과 본 발명의 바람직한 실시예에 따른 새로운 조건을 비교한 값을 표 2에 나타내었다.
종래의 경우 본 발명의 실시예의 경우
고전압 NMOS 트랜지스터의 문턱전압 조절 이온주입 8.0E11@50KeV 8.0E11@60KeV 8.0E11@70KeV
고전압 NMOS 트랜지스터의 DDD 이온주입 5.0E14@70KeV 5.0E14@30KeV
문턱전압(기판에 0V를 인가할 때) 0.868V 0.826V 0.774V
문턱전압(기판에 -20V를 인가할 때) 1.976V 2.096V 2.109V
포화전류(Idsat@1.8V) 10.0㎂/㎛ 9.7㎂/㎛ 10.7㎂/㎛
포화전류(Idsat@3V) 41.8㎂/㎛ 38.4㎂/㎛ 39.7㎂/㎛
드레인 접합 파괴전압 38.0V 32.4V 31.9V
표 1 및 표 2에서 보는 바와 같이 드레인 접합 파괴전압도 타겟(>27V)을 만족하고 있으며 백바이어스(Back-bias) 20V일 때의 문턱전압 값도 크게 증가하지 않고 있다. 따라서 종래의 공정에 비하여 마스크 개수 및 스텝수를 줄이면서 특성은 비슷한 수준을 유지할 수 있다.
도 16a에는 종래의 공정을, 도 16b에는 본 발명의 바람직한 실시예에 따른 새로운 공정 조건에 대한 소자분리막 구조의 2차원적 도핑 프로파일을 나타내었다.
종래의 공정의 경우에는 필드 영역에 고전압 NMOS 트랜지스터 필드 스톱 이온주입을 액티브 영역에 0.5um 오버랩하여 진행하였으므로 도 16a와 같이 필드 영역에 국부적으로 붕소(Boron) 도핑 파일이 존재하는 형태를 가지고 있다. 반면 본 발명의 바람직한 실시예에 따른 새로운 공정에서는 STI의 트렌치 깊이를 낮추면 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입의 도핑 프로파일이 필드 영역에도 고루 분포하는 모습을 보이고 있다.
본 발명에 의한 반도체 소자의 제조방법에 의하면, 종래에는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입 및 고전압 NMOS 트랜지스터 필드 스톱 이온주입을 따로 실시하였으나, 본 발명에서는 위의 두가지 이온주입을 하나의 마스크(고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 마스크)만을 이용하여 한가지 이온주입만으로 형성하므로써 전체적인 공정 스텝 및 마스크 개수를 줄일 수 있다. 따라서, 종래의 공정에 비하여 마스크 개수를 하나 줄일 수 있으며, 공정 스텝 또한 3 단계를 줄일 수 있는 효과가 있으며, 트랜지스터 특성은 기존 방법과 비슷한 수준을 유지할 수 있다. 따라서 소자의 기능은 그대로 유지하면서 전체적인 생산비 절감의 효과를 가져올 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 종래의 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 설명하기 위하여 도시한 도면이다.
도 2는 도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 레이아웃(Layout)을 도시한 도면이다.
도 3 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 고전압 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 3 내지 도 11은 도 2의 I-I' 단면을 따라 절단한 경우의 단면도들이고, 도 12는 도 2의 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도이다.
도 13은 소자분리막의 트렌치 깊이에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다.
도 14는 고전압 NMOS 트랜지스터의 소오스/드레인 형성을 위한 이온주입에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다.
도 15는 고전압 NMOS 트랜지스터의 문턱전압 조절을 위한 이온주입에 따른 소자분리막의 파괴전압을 시뮬레이션한 그래프이다.
도 16은 소자분리막의 2차원 구조 도핑 프로파일(Doping Profile)을 도시한 도면이다.
<도면의 주요 부분에 부호의 설명>
HV: 고전압 소자 영역 LV: 저전압 소자 영역
108: 고전압 소자용 게이트 산화막 112: 저전압 소자용 게이트 산화막
114: 제1 폴리실리콘막 116: 패드 질화막
118: 얕은 트렌치 120: 소자분리막
122: 제2 폴리실리콘막 124: 실리사이드막
126: 하드 마스크막 134, 136: 소오스/드레인

Claims (7)

  1. 반도체 기판에 고전압 트랜지스터의 문턱전압 조절을 위한 이온주입을 실시하는 단계;
    상기 반도체 기판 상에 고전압 소자용 게이트 산화막을 형성하는 단계;
    상기 고전압 소자용 게이트 산화막 상에 패드 질화막을 형성한 후, 상기 반도체 기판 내에 얕은 트렌치를 형성하는 단계;
    상기 얕은 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 반도체 기판 상에 폴리실리콘막을 형성한 후, 패터닝하여 고전압 트랜지스터의 게이트 전극을 형성하는 단계; 및
    이온주입 공정을 실시하여 고전압 트랜지스터의 소오스/드레인 접합부를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 고전압 트랜지스터의 문턱전압 조절을 위한 이온주입은 상기 얕은 트렌치의 소자분리막 밑부분에서 펀치 누설을 방지하기 위하여 60∼80KeV 정도의 높은 에너지에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  3. 제2항에 있어서, 상기 고전압 트랜지스터의 문턱전압 조절을 위한 이온주입은 8.0E11∼1.5E12 atoms/㎠ 정도의 도우즈(dose)로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 얕은 트렌치는 상기 소자분리막 하부에서의 펀치 누설전류를 방지하기 위하여 1000∼2000Å 정도의 얕은 깊이로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 고전압 트랜지스터의 소오스/드레인 접합부를 형성하기 위한 이온주입은 얕은 트렌치로 인한 소자분리막 펀치 누설을 방지하기 위하여 30KeV∼50Kev 정도의 낮은 에너지로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  6. 제5항에 있어서, 상기 고전압 트랜지스터의 소오스/드레인 접합부를 형성하기 위한 이온주입은 높은 드레인 접합 파괴전압을 만족시키기 위하여 3.0E12∼ 1E13 atoms/㎠ 정도의 낮은 도우즈로 실시하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
  7. 제1항에 있어서, 상기 패드 질화막을 형성하기 전에, 상기 고전압 소자용 게이트 산화막 상에 폴리실리콘막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 고전압 트랜지스터 제조방법.
KR10-2003-0034546A 2003-05-29 2003-05-29 플래시 메모리 소자의 고전압 트랜지스터 제조방법 KR100476705B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-0034546A KR100476705B1 (ko) 2003-05-29 2003-05-29 플래시 메모리 소자의 고전압 트랜지스터 제조방법
US10/737,559 US6991983B2 (en) 2003-05-29 2003-12-16 Method of manufacturing high voltage transistor in flash memory device
JP2004062182A JP4383929B2 (ja) 2003-05-29 2004-03-05 フラッシュメモリ素子の高電圧トランジスタの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0034546A KR100476705B1 (ko) 2003-05-29 2003-05-29 플래시 메모리 소자의 고전압 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR20040103593A KR20040103593A (ko) 2004-12-09
KR100476705B1 true KR100476705B1 (ko) 2005-03-16

Family

ID=33448299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0034546A KR100476705B1 (ko) 2003-05-29 2003-05-29 플래시 메모리 소자의 고전압 트랜지스터 제조방법

Country Status (3)

Country Link
US (1) US6991983B2 (ko)
JP (1) JP4383929B2 (ko)
KR (1) KR100476705B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754950B2 (en) 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
KR100559040B1 (ko) * 2004-03-22 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100607799B1 (ko) * 2004-12-29 2006-08-02 동부일렉트로닉스 주식회사 반도체 소자의 게이트 산화막 형성 방법
KR100684428B1 (ko) * 2004-12-29 2007-02-16 동부일렉트로닉스 주식회사 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법
KR100751667B1 (ko) * 2005-09-21 2007-08-23 주식회사 하이닉스반도체 고전압 트랜지스터와 이를 포함하는 플래시 메모리 장치의블록 선택 회로 및 고전압 트랜지스터의 제조 방법
KR100976647B1 (ko) * 2007-04-25 2010-08-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20120128979A (ko) 2011-05-18 2012-11-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8610220B2 (en) 2012-05-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
CN103839770B (zh) * 2012-11-21 2016-08-17 上海华虹宏力半导体制造有限公司 一种同时在深沟槽底部和顶部形成图形的工艺方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207510B1 (en) * 1999-01-12 2001-03-27 Lucent Technologies Inc. Method for making an integrated circuit including high and low voltage transistors
US6429081B1 (en) * 2001-05-17 2002-08-06 Taiwan Semiconductor Manufacturing Company Parasitic surface transfer transistor cell (PASTT cell) for bi-level and multi-level NAND flash memory
KR100466194B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754950B2 (en) 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers

Also Published As

Publication number Publication date
US6991983B2 (en) 2006-01-31
US20040241941A1 (en) 2004-12-02
KR20040103593A (ko) 2004-12-09
JP4383929B2 (ja) 2009-12-16
JP2004356621A (ja) 2004-12-16

Similar Documents

Publication Publication Date Title
JP4846889B2 (ja) 集積回路の製造方法
US20030143812A1 (en) Reduction of negative bias temperature instability in narrow width PMOS using F2 implanation
KR100476705B1 (ko) 플래시 메모리 소자의 고전압 트랜지스터 제조방법
US7256092B2 (en) Method for fabricating integrated circuits having both high voltage and low voltage devices
KR100554836B1 (ko) 플래시 메모리 소자의 제조방법
US7704814B2 (en) Method for manufacturing MOS transistor of semiconductor device
KR100466194B1 (ko) 플래시 메모리 제조방법
KR100530420B1 (ko) 플래시 메모리 소자의 제조방법
KR100312808B1 (ko) 이중전압모오스트랜지스터들의제조방법
KR100790443B1 (ko) 디램셀 제조 방법
JP2023146474A (ja) 半導体装置および半導体装置の製造方法
KR100390901B1 (ko) 에스램 소자의 트랜지스터 제조방법
KR100739945B1 (ko) 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법
KR100972695B1 (ko) 반도체 소자의 제조 방법
KR100334968B1 (ko) 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법
US7223648B2 (en) Method for manufacturing a semiconductor element
KR100547245B1 (ko) 반도체소자의 제조 방법
KR20030096875A (ko) 반도체 플래시 메모리 셀의 제조방법
KR100537272B1 (ko) 반도체 소자의 제조 방법
KR20050002530A (ko) 듀얼게이트 반도체소자의 제조방법
KR100940113B1 (ko) 고전압 트랜지스터 제조방법
KR20100013964A (ko) 반도체 소자의 접합 영역 형성방법
JPH10163490A (ja) トランジスタの製造方法
KR20030065174A (ko) 실리사이드의 브릿지 방지방법
KR20060076369A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 16