KR20120128979A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 이 반도체 장치는 제 1 및 제 2 영역들을 갖는 기판, 기판에 구비되어 제 1 및 제 2 영역들 각각에 활성 영역을 정의하는 소자분리막, 제 1 및 제 2 영역들 각각의 활성 영역 상에 구비되는 게이트 패턴, 및 게이트 패턴의 양측의 활성 영역의 기판 내에 각각 구비되는 제 1 및 제 2 불순물 영역들을 포함한다. 적어도 하나의 제 1 및 제 2 불순물 영역들이 구비되는 활성 영역의 기판의 표면은 게이트 패턴 하부의 기판의 표면보다 낮은 높이를 갖도록 리세스되고, 적어도 하나의 제 1 및 제 2 불순물 영역들은 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 높은 전압에 대한 내압 특성이 향상된 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
프로그램(program)과 소거(erase)를 위해 높은 전압을 요구하는 플래시 메모리(flash memory)와 같은 반도체 장치의 경우, 기존의 저전압용 트랜지스터(transistor)와 더불어 고전압 트랜지스터가 필요하게 된다. 이러한 반도체 장치의 주변 회로(peripheral circuit)에는 스페이서(spacer)의 폭이 서로 다른 트랜지스터들이 존재하게 된다. 즉, 고전압 트랜지스터는 저전압 트랜지스터보다 폭이 두꺼운 스페이서를 가지고 있다. 이는 높은 드레인(drain) 전압이 트랜지스터에 인가되더라도, 트랜지스터의 절연 파괴(breakdown)가 일어나는 것을 억제하기 위한 것이다. 그러나 트랜지스터의 절연 파괴가 일어나는 것을 억제할 수 있는 특성인 내압 특성을 확보하기 위해서 스페이서의 폭을 증가시킬 경우, 저항 성분의 증가로 인한 전류의 감소가 초래된다.
또한, 반도체 장치의 집적도가 높아짐에 따라, 게이트(gate)와 콘택 플러그(contact plug) 사이의 거리가 줄어들기 때문에, 공간적으로 스페이서의 폭을 증가시키는 것에 한계가 있다.
본 발명이 해결하려는 과제는 높은 전압에 대한 내압 특성이 향상된 트랜지스터를 포함하는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 높은 전압에 대한 내압 특성이 향상된 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 제 1 및 제 2 영역들을 갖는 기판, 기판에 구비되어 제 1 및 제 2 영역들 각각에 활성 영역을 정의하는 소자분리막, 제 1 및 제 2 영역들 각각의 활성 영역 상에 구비되는 게이트 패턴, 및 게이트 패턴의 양측의 활성 영역의 기판 내에 각각 구비되는 제 1 및 제 2 불순물 영역들을 포함할 수 있다. 적어도 하나의 제 1 및 제 2 불순물 영역들이 구비되는 활성 영역의 기판의 표면은 게이트 패턴 하부의 기판의 표면보다 낮은 높이를 갖도록 리세스되고, 적어도 하나의 제 1 및 제 2 불순물 영역들은 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 것을 특징으로 할 수 있다.
제 1 및 제 2 영역들은 각각 저전압 영역 및 고전압 영역일 수 있다.
제 1 및 제 2 불순물 영역들은 각각 소오스 영역 및 드레인 영역일 수 있다. 드레인 영역이 구비되는 활성 영역의 기판의 표면이 소오스 영역이 구비되는 활성 영역의 기판의 표면보다 더 낮은 높이를 가질 수 있다.
게이트 패턴은 기판 상에 차례로 적층된 게이트 절연막, 게이트 전극, 실리사이드층 및 캡핑층으로 구성될 수 있다.
게이트 패턴의 양 측벽들 상에 구비되는 스페이서를 더 포함할 수 있다. 스페이서는 리세스된 상기 활성 영역의 측벽 상으로 연장될 수 있다.
게이트 패턴은 도전층 및 도전층 상의 캡핑층을 포함하되, 캡핑층은 도전층보다 좁은 폭을 가질 수 있다.
도전층은 하부 도전 패턴, 하부 도전 패턴 상에 구비되는 절연 패턴 및 절연 패턴 상에 구비되되, 절연 패턴을 관통하여 하부 도전 패턴과 전기적으로 연결되는 상부 도전 패턴을 포함할 수 있다.
게이트 패턴을 포함하는 기판을 덮는 층간 절연막 및 층간 절연막을 관통하여 제 1 및 제 2 불순물 영역들에 전기적으로 연결되는 콘택 플러그들을 더 포함할 수 있다.
기판과 층간 절연막 사이에 구비된 식각 정지층을 더 포함할 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 및 제 2 영역들을 갖는 기판에 제 1 및 제 2 영역들 각각의 활성 영역을 정의하는 소자분리막을 형성하는 것, 제 1 및 제 2 영역들 각각의 활성 영역 상에 게이트 패턴을 형성하는 것, 및 적어도 하나의 활성 영역에서, 게이트 패턴에 인접하는 활성 영역의 기판의 표면을 게이트 패턴 하부의 기판의 표면보다 낮은 높이를 갖도록 리세스하는 것을 포함할 수 있다. 게이트 패턴에 인접하는 활성 영역은 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖도록 형성되는 것을 특징으로 할 수 있다.
게이트 패턴의 양측의 활성 영역에 제 1 및 제 2 불순물 영역들을 각각 형성하는 것을 더 포함할 수 있다.
제 1 및 제 2 불순물 영역들은 각각 소오스 영역 및 드레인 영역일 수 있다.
드레인 영역이 형성되는 활성 영역의 기판의 표면이 소오스 영역이 형성되는 활성 영역의 기판의 표면보다 더 낮은 높이를 갖도록 리세스될 수 있다.
제 1 및 제 2 불순물 영역들이 형성된 기판을 덮는 층간 절연막을 형성하는 것, 및 층간 절연막을 관통하여 제 1 및 제 2 불순물 영역들에 전기적으로 연결되는 콘택 플러그들을 형성하는 것을 더 포함할 수 있다.
층간 절연막을 형성하기 전에 기판을 덮는 식각 정지층을 형성하는 것을 더 포함할 수 있다.
제 1 및 제 2 영역들은 각각 저전압 영역 및 고전압 영역일 수 있다.
게이트 패턴을 형성하는 것은 기판 상에 게이트 절연막, 게이트 전극, 실리사이드층 및 캡핑층을 순차적으로 형성하는 것, 및 캡핑층, 실리사이드층, 게이트 전극 및 게이트 절연막을 패터닝하는 것을 포함할 수 있다.
게이트 전극을 형성하는 것은 하부 게이트층을 형성하는 것, 하부 게이트층 상에 하부 게이트층의 일부를 노출하는 개구부를 갖는 절연 패턴을 형성하는 것 및 개구부를 채우도록 절연 패턴 상에 상부 게이트층을 형성하는 것을 포함할 수 있다.
게이트 패턴의 양 측벽들 상에 스페이서를 형성하는 것을 더 포함할 수 있다. 스페이서는 리세스된 활성 영역의 측벽들 상으로 연장되어 형성될 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치가 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 소오스 및 드레인 영역을 포함함으로써, 트랜지스터의 드레인 영역에 인가되는 높은 전압에 대한 내압 특성이 향상될 수 있다. 이에 따라, 향상된 내압 특성을 갖는 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
또한, 본 발명의 과제 해결 수단에 따르면 스페이서를 형성하기 위한 복잡한 공정이 아닌 단순한 식각 공정으로 반도체 장치가 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 소오스 및 드레인 영역을 포함함으로써, 공정이 단순화될 수 있다. 이에 따라, 단순화된 공정으로 향상된 내압 특성을 갖는 트랜지스터를 포함하는 반도체 장치의 제조 방법이 제공될 수 있다.
도 1 내지 도 5는 본 발명의 실시예들에 따른 각각의 반도체 장치를 설명하기 위한 단면도들;
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들;
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 장치(100)는 트랜지스터를 포함한다. 트랜지스터는 제 1 및 제 2 영역들(A, B)을 갖는 기판(110), 기판(110)에 구비되어 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 정의하는 소자분리막(112), 기판(110) 상에 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 가로지르도록 구비되는 게이트 패턴(gate pattern, 121)을 포함할 수 있다.
제 1 및 제 2 영역들(A, B)은 각각 반도체 장치(100)의 주변 회로 영역의 저전압 영역 및 고전압 영역일 수 있다. 저전압 영역 및 고전압 영역은 각각 저전압 트랜지스터 및 고전압 트랜지스터를 포함할 수 있다. 고전압 트랜지스터는 저전압 트랜지스터에 비해 높은 전압이 인가되는 것일 수 있다.
제 1 및 제 2 영역들(A, B) 각각의 활성 영역은 소자분리막(112)에 의해 정의될 수 있다. 기판(110)은 실리콘(silicon) 기판일 수 있다. 게이트 패턴(121) 양측의 활성 영역의 기판(110) 내에는 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)이 구비될 수 있다. 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)은 트랜지스터의 소오스 및 드레인 영역들일 수 있다. 제 1 불순물 영역(122s, 132s) 및 제 2 불순물 영역들(122d, 132d)은 각각 소오스 영역 및 드레인 영역일 수 있다. 소오스 영역(122s, 132s)은 저농도 소오스 영역(122s) 및 고농도 소오스 영역(132s)으로 구성되고, 그리고 드레인 영역(122d, 132d)은 저농도 드레인 영역(122d) 및 고농도 드레인 영역(132d)으로 구성될 수 있다. 도시되지 않았지만, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비된 드레인 영역(132d)도 제 1 영역(A)의 활성 영역의 기판(110) 내에 구비된 드레인 영역(122d, 132d)과 유사하게 저농도 드레인 영역을 더 포함할 수 있다.
제 2 영역(B)의 제 1 및 제 2 불순물 영역들(122s, 132d, 132s)이 구비되는 활성 영역의 기판(110)의 표면들 중 적어도 하나는 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스(recess)될 수 있다. 도 1에서는 드레인 영역(132d)이 구비되는 활성 영역의 기판(110)의 표면이 리세스되는 것으로 도시되어 있지만, 소오스 영역(122s, 132s)이 구비되는 활성 영역의 기판(110)의 표면도 리세스될 수 있다. 이때, 드레인 영역(132d)의 리세스된 활성 영역의 기판(110)의 표면은 소오스 영역(122s, 132s)의 리세스된 활성 영역의 기판(110)의 표면보다 더 낮은 높이를 가질 수 있다. 즉, 제 2 영역(B)의 제 1 및 제 2 불순물 영역들(122s, 122d, 132s)은 게이트 패턴(121)에 대해 서로 비대칭적으로 리세스된 구조를 가질 수 있다.
게이트 패턴(121)은 기판(110) 상에 차례로 적층된 게이트 절연막(114), 게이트 전극(116), 실리사이드층(silicide layer, 118) 및 캡핑층(capping layer, 120)으로 구성될 수 있다. 게이트 절연막(114)은 실리콘 산화물(silicon oxide) 또는 고유전율 물질을 포함할 수 있다. 실리콘 산화물은 습식 열 산화, 건식 열 산화 또는 화학적 기상 증착(Chemical Vapor Deposition : CVD) 방식을 이용하여 형성될 수 있다. 고유전율 물질은 실리콘 산화물보다 유전율이 높은 물질을 의미하며, 통상 유전 상수가 10 이상인 물질이다. 이러한 고유전율 물질로는 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 티타늄(Ti), 란탄(La), 이트륨(Y), 가돌리늄(Gd) 또는 탄탈(Ta) 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트 또는 실리케이트 등이 사용될 수 있다. 이러한 고유전율 물질을 사용하는 게이트 절연막(114)은 단층 또는 다층 구조로 이루어질 수 있다.
게이트 절연막(114)이 고유전율 물질을 포함할 경우, 기판(110)과 게이트 절연막(114) 사이에 버퍼막(buffer layer)(미도시)이 더 구비될 수 있다. 버퍼막은 실리콘 산화물 또는 실리콘 산화 질화물(silicon oxynitride)을 포함할 수 있다. 이러한 버퍼막은 기판(110)과 게이트 절연막(114) 사이의 계면의 질을 향상시키기 위한 것일 수 있다. 게이트 전극(116)은 폴리실리콘(polysilicon) 또는 금속을 포함할 수 있다. 실리사이드층(118)은 금속 실리사이드를 포함할 수 있다. 캡핑층(120)은 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물을 포함할 수 있다.
도시된 것과 같이, 고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스하는 공정에서 캡핑층(120)은 그 일부가 제거되어 없어질 수 있다. 즉, 제 2 영역(B)의 게이트 패턴(121)의 캡핑층(120)은 게이트 절연막(114), 게이트 전극(116) 및 실리사이드층(118)에 비해 좁은 폭을 가질 수 있다.
게이트 패턴(121)의 양 측벽들 상에 스페이서(130)가 구비될 수 있다. 스페이서(130)는 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. 스페이서(130)는 제 2 영역(B)의 드레인 영역(132d)이 구비되는 리세스된 활성 영역의 일 측벽 상에으로 연장될 수 있다. 스페이서(130)는 게이트 패턴(121)의 일 측벽으로부터 이격된 리세스된 활성 영역의 측벽 상에도 구비될 수 있다. 또한, 게이트 패턴(121)의 일부가 제거된 캡핑층(120)의 측벽 상에도 스페이서(130)가 구비될 수 있다.
반도체 장치(100)는 게이트 패턴(121)을 각각 포함하는 제 1 및 제 2 영역들(A, B)의 기판(110)을 덮는 층간 절연막(140), 층간 절연막(140)을 관통하여 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)에 전기적으로 연결되는 콘택 플러그들(145), 및 층간 절연막(140) 상에서 콘택 플러그들(145)에 전기적으로 연결되는 금속 배선들(150)을 더 포함할 수 있다.
도시되지 않았지만, 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)과 콘택 플러그들(145)이 접촉하는 부위를 제외한 게이트 패턴들(121)을 포함하는 기판(110)과 층간 절연막(140) 사이에는 서로 다른 높이를 갖는 콘택 플러그들(145)을 형성하기 위해 사용되는 식각 정지층이 더 구비될 수 있다.
고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖기 때문에, 제 2 영역(B)의 고전압 트랜지스터는 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
이하 도 2 내지 도 5를 참조하여, 본 발명의 다른 실시예들에 따른 각각의 반도체 장치들이 설명된다. 도 2 내지 도 5는 본 발명의 다른 실시예들 각각에 따른 반도체 장치들의 단면도들이다. 전술한 본 발명의 일 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 2를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치(200)가 전술한 본 발명의 실시예에 따른 반도체 장치(100)와 다른 점은, 제 1 영역(A)의 활성 영역이 다른 구조를 가진다는 점이다.
고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d) 뿐만 아니라, 저전압 영역인 제 1 영역(A)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)도 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 가질 수 있다.
저전압 영역인 제 1 영역(A)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖기 때문에, 제 1 영역(A)의 저전압 트랜지스터도 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
제 1 영역(A)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)의 리세스된 활성 영역의 기판(110)의 표면은 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)의 리세스된 활성 영역의 기판(110)의 표면보다 더 높은 높이를 가질 수 있다. 이는 제 1 영역(A)의 저전압 트랜지스터의 드레인 영역(132d)에 인가되는 전압은 제 2 영역(B)의 고전압 트랜지스터의 드레인 영역(132d)에 인가되는 전압보다 낮기 때문이다.
도 3을 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치(300)가 전술한 본 발명의 실시예에 따른 반도체 장치(100)와 다른 점은, 게이트 패턴(121)의 양 측벽들 상에 구비되는 스페이서(도 1 또는 도 2의 130 참조)가 없는 구조를 가진다는 점이다.
게이트 패턴(121)의 양 측벽들 상에 스페이서가 구비되지 않기 때문에, 제 1 및 제 2 불순물 영역들(132d, 132s)은 각각 고농도 소오스 영역(132s) 및 고농도 드레인 영역(132d)일 수 있다.
하지만, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)이 구비되는 기판(110)의 표면은 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스되기 때문에, 게이트 패턴(121) 하부의 기판(110)의 표면과 고농도 드레인 영역(132d)이 구비되는 기판(110)의 표면 사이에는 경사진 측벽이 형성될 수 있다. 따라서, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)의 경사진 측벽에 인접하는 부위는 저농도의 특성을 가질 수 있다. 결과적으로, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)은 저농도의 특성을 갖는 경사진 측벽에 인접하는 부위를 포함하기 때문에, 제 2 영역(B)의 고전압 트랜지스터는 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
또한, 게이트 패턴(121)의 양 측벽들 상에 스페이서가 구비되지 않기 때문에, 고농도 소오스 영역들(132s)에서의 전류 감소가 최소화될 수 있다.
도 4를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치(400)가 전술한 본 발명의 실시예에 따른 반도체 장치(100)와 다른 점은, 제 1 영역(A)의 활성 영역이 다른 구조를 가진다는 점과 게이트 패턴(121)의 양 측벽들 상에 구비되는 스페이서(도 1 또는 도 2의 130 참조)가 없는 구조를 가진다는 점이다.
고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d) 뿐만 아니라, 저전압 영역인 제 1 영역(A)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)도 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 가질 수 있다.
제 1 영역(A)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)의 리세스된 활성 영역의 기판(110)의 표면은 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역(132d)의 리세스된 활성 영역의 기판(110)의 표면보다 더 높은 높이를 가질 수 있다. 이는 제 1 영역(A)의 저전압 트랜지스터의 드레인 영역(132d)에 인가되는 전압은 제 2 영역(B)의 고전압 트랜지스터의 고농도 드레인 영역(132d)에 인가되는 전압보다 낮기 때문이다.
게이트 패턴(121)의 양 측벽들 상에 스페이서가 구비되지 않기 때문에, 제 1 및 제 2 불순물 영역들(132d, 132s)은 각각 고농도 소오스 영역(132s) 및 고농도 드레인 영역(132d)일 수 있다.
하지만, 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역들(132d)이 구비되는 기판(110)의 표면은 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스되기 때문에, 게이트 패턴(121) 하부의 기판(110)의 표면과 고농도 드레인 영역들(132d)이 구비되는 기판(110)의 표면 사이에는 경사진 측벽들이 형성될 수 있다. 따라서, 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역들(132d)의 경사진 측벽에 인접하는 부위는 저농도의 특성을 가질 수 있다.
결과적으로, 각각 저전압 영역 및 고전압 영역인 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역들(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 가지고, 그리고 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역들(132d)은 저농도의 특성을 갖는 경사진 측벽에 인접하는 부위를 포함하기 때문에, 제 1 및 제 2 영역들(A, B)의 저전압 트랜지스터 및 고전압 트랜지스터는 각각 고농도 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
또한, 게이트 패턴(121)의 양 측벽들 상에 스페이서가 구비되지 않기 때문에, 고농도 소오스 영역들(132s)에서의 전류 감소가 최소화될 수 있다.
도 5를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치(300)가 전술한 본 발명의 실시예에 따른 반도체 장치(100)와 다른 점은, 게이트 패턴(121)이 다른 구조를 가진다는 점이다.
게이트 패턴(121)은 기판(110) 상에 차례로 적층된 게이트 절연막(114), 하부 게이트 패턴(116f), 절연 패턴(116i), 상부 게이트 패턴(116c), 실리사이드층(118) 및 캡핑층(120)으로 구성될 수 있다. 상부 게이트 패턴(116c)은 절연 패턴(116i)을 관통하여 하부 게이트 패턴(116f)과 전기적으로 연결될 수 있다. 절연 패턴(116i)은 실리콘 산화막/실리콘 질화막/실리콘 산화막의 3중막으로 구성될 수 있다.
즉, 도 5에서 설명되는 게이트 전극(116c, 116f, 116i)은 낸드 플래시(NAND flash) 메모리 장치의 주변 회로 영역에 사용되는 것일 수 있다. 하부 게이트 패턴(116f), 절연 패턴(116i) 및 상부 게이트 패턴(116c)은 각각 낸드 플래시 메모리 장치의 셀 영역의 메모리 셀의 부유 게이트 패턴, 게이트간 절연 패턴 및 제어 게이트 패턴과 동일한 물질을 포함할 수 있다.
제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)이 구비되는 기판(110)의 표면은 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스되기 때문에, 게이트 패턴(121) 하부의 기판(110)의 표면과 고농도 드레인 영역(132d)이 구비되는 기판(110)의 표면 사이에는 경사진 측벽이 형성될 수 있다. 따라서, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)의 경사진 측벽에 인접하는 부위는 저농도의 특성을 가질 수 있다. 결과적으로, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비되는 고농도 드레인 영역(132d)은 저농도의 특성을 갖는 경사진 측벽에 인접하는 부위를 포함하기 때문에, 제 2 영역(B)의 고전압 트랜지스터는 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 장치들은 트랜지스터가 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 소오스 및 드레인 영역을 포함하기 때문에, 트랜지스터의 드레인 영역에 인가되는 높은 전압에 대한 내압 특성이 향상될 수 있다. 이에 따라, 향상된 내압 특성을 갖는 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6a를 참조하면, 제 1 및 제 2 영역들(A, B)을 갖는 기판(110)에 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 정의하는 소자분리막(112)이 형성된다. 소자분리막(112)이 형성된 기판(110) 상에 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 가로지르는 게이트 패턴(121)이 형성된다.
기판(110)은 실리콘(silicon) 기판일 수 있다. 제 1 및 제 2 영역들(A, B)은 각각 반도체 장치의 주변 회로 영역의 저전압 영역 및 고전압 영역일 수 있다. 저전압 영역 및 고전압 영역은 각각 저전압 트랜지스터 및 고전압 트랜지스터를 포함할 수 있다.
게이트 패턴(121)을 형성하는 것은 기판(110) 상에 게이트 절연막(114), 게이트 전극(116), 실리사이드층(118) 및 캡핑층(120)을 순차적으로 형성한 후, 캡핑층(120), 실리사이드층(118), 게이트 전극(116) 및 게이트 절연막(114)을 패터닝(patterning)하는 것일 수 있다.
게이트 절연막(114)은 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 실리콘 산화물은 습식 열 산화, 건식 열 산화 또는 화학적 기상 증착 방식을 이용하여 형성될 수 있다. 고유전율 물질은 실리콘 산화물보다 유전율이 높은 물질을 의미하며, 통상 유전 상수가 10 이상인 물질이다. 이러한 고유전율 물질로는 하프늄, 지르코늄, 알루미늄, 티타늄, 란탄, 이트륨, 가돌리늄 또는 탄탈 등과 같은 금속을 적어도 하나 포함하는 산화막, 알루미네이트 또는 실리케이트 등이 사용될 수 있다. 이러한 고유전율 물질을 사용하는 게이트 절연막(114)은 단층 또는 다층 구조로 이루어질 수 있다.
게이트 절연막(114)이 고유전율 물질을 포함할 경우, 기판(110)과 게이트 절연막(114) 사이에 버퍼막(미도시)이 더 형성될 수 있다. 버퍼막은 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. 이러한 버퍼막은 기판(110)과 게이트 절연막(114) 사이의 계면의 질을 향상시키기 위한 것일 수 있다. 게이트 전극(116)은 폴리실리콘 또는 금속을 포함할 수 있다. 실리사이드층(118)은 금속 실리사이드를 포함할 수 있다. 캡핑층(120)은 실리콘 질화물 또는 실리콘 산화 질화물을 포함할 수 있다.
도 6b를 참조하면, 게이트 패턴(121)을 마스크로 하는 저농도 이온 주입 공정을 통해, 게이트 패턴(121) 양측의 활성 영역의 기판(110) 내에 저농도 제 1 및 제 2 불순물 영역들(122d, 122s)이 형성된다. 저농도 제 1 및 제 2 불순물 영역들(122d, 122s)은 각각 트랜지스터의 저농도 소오스 영역(122s) 및 저농도 드레인 영역(122d)일 수 있다.
저농도 제 1 및 제 2 불순물 영역들(122d, 122s)이 형성된 기판(110) 상에 제 1 영역(A)의 전면 및 제 2 영역(B)의 일부를 덮는 포토레지스트(photoresist) 패턴(124)이 형성된다. 포토레지스트 패턴(124)은 제 2 영역(B)의 저농도 드레인 영역(122d)을 노출할 수 있다.
포토레지스트 패턴(124)을 마스크로 하는 식각 공정을 통해, 노출된 제 2 영역(B)의 저농도 드레인 영역(122d)의 기판(110)이 식각된다. 즉, 제 2 영역(B)의 저농도 드레인 영역(112d)이 형성된 활성 영역의 기판(110)의 표면이 리세스되어 낮아진다. 이때, 제 2 영역(B)의 저농도 드레인 영역(122d)은 제거되어 없어지거나, 리세스된 활성 영역의 기판(110)의 측벽에 일부가 남을 수 있다. 또한, 게이트 패턴(121)의 캡핑층(120)의 일부가 제거될 수 있다. 즉, 제 2 영역(B)의 게이트 패턴(121)의 캡핑층(120)은 게이트 절연막(114), 게이트 전극(116) 및 실리사이드층(118)에 비해 좁은 폭을 가질 수 있다.
제 2 영역(B)의 저농도 제 1 및 제 2 불순물 영역들(122s, 122d)이 형성된 활성 영역의 기판(110)의 표면들 중 적어도 하나는 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스될 수 있다. 도 6b에서는 저농도 드레인 영역(122d)이 구비되는 활성 영역의 기판(110)의 표면이 리세스되는 것으로 도시되어 있지만, 저농도 소오스 영역(122s)이 구비되는 활성 영역의 기판(110)의 표면도 리세스될 수 있다. 이때, 저농도 드레인 영역(122d)의 리세스된 활성 영역의 기판(110)의 표면은 소오스 영역(122s)의 리세스된 활성 영역의 기판(110)의 표면보다 더 낮은 높이를 가질 수 있다. 즉, 제 2 영역(B)의 저농도 제 1 및 제 2 불순물 영역들(122s, 122d)은 게이트 패턴(121)에 대해 서로 비대칭적으로 리세스된 구조를 가질 수 있다.
도 6c를 참조하면, 포토레지스트 패턴(124)을 제거한 후, 게이트 패턴(121)의 양 측벽들 상에 스페이서(130)가 형성된다. 스페이서(130)는 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다. 스페이서(130)는 제 2 영역(B)의 리세스된 활성 영역의 측벽들 상에 더 형성될 수 있다. 즉, 게이트 패턴(121)의 일 측벽에 인접하는 리세스된 활성 영역의 측벽 상에는 게이트 패턴(121)으로부터 연장된 형태의 스페이서(130)가 형성된다. 게이트 패턴(121)의 일 측벽으로부터 이격된 리세스된 활성 영역의 측벽 상에도 스페이서(130)가 형성될 수 있다. 또한, 게이트 패턴(121)의 일부가 제거된 캡핑층(120)의 측벽 상에도 스페이서(130)가 형성될 수 있다.
게이트 패턴(121) 및 스페이서(130)를 마스크로 하는 고농도 이온 주입 공정을 통해, 게이트 패턴(121) 양측의 활성 영역의 기판(110) 내에 고농도 제 1 및 제 2 불순물 영역들(132d, 132s)이 형성된다.
이에 따라, 게이트 패턴(121) 양측의 활성 영역의 기판(110) 내에는 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)이 형성될 수 있다. 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)은 트랜지스터의 소오스 및 드레인 영역들일 수 있다. 제 1 불순물 영역(122s, 132s) 및 제 2 불순물 영역(122d, 132d)은 각각 소오스 영역 및 드레인 영역일 수 있다. 소오스 영역(122s, 132s)은 저농도 소오스 영역(122s) 및 고농도 소오스 영역(132s)으로 구성되고, 그리고 드레인 영역(122d, 132d)은 저농도 드레인 영역(122d) 및 고농도 드레인 영역(132d)으로 구성될 수 있다. 앞서 도 6b에서 설명된 것과 같이, 제 2 영역(B)의 활성 영역의 기판(110) 내에 구비된 드레인 영역(132d)도 제 1 영역(A)의 활성 영역의 기판(110) 내에 형성된 드레인 영역(122d, 132d)과 유사하게 저농도 드레인 영역을 더 포함할 수 있다.
도 6d를 참조하면, 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)이 형성된 기판(110)을 덮는 층간 절연막(140)이 형성된다. 층간 절연막(140)은 실리콘 산화물을 포함한 수 있다.
층간 절연막(140)을 관통하여 제 1 및 제 2 불순물 영역들(122d, 122s, 132d, 132s)에 전기적으로 연결되는 콘택 플러그들(145)이 형성된다. 콘택 플러그들(145)은 금속을 포함할 수 있다.
도시되지 않았지만, 층간 절연막(140)을 형성하기 전에 기판(110)을 덮는 식각 정지층이 형성될 수 있다. 식각 정지층은 서로 다른 높이를 갖는 콘택 플러그들(145)을 형성하기 위해 사용될 수 있다.
층간 절연막(140) 상에 콘택 플러그들(145)에 전기적으로 연결되는 금속 배선들(150)이 형성된다. 금속 배선들(150)은 금속을 포함할 수 있다.
고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 형성되는 드레인 영역(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖기 때문에, 제 2 영역(B)의 고전압 트랜지스터는 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
도 7a 내지 도 7e는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 7a를 참조하면, 제 1 및 제 2 영역들(A, B)을 갖는 기판(110)에 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 정의하는 소자분리막(112)이 형성된다. 소자분리막(112)이 형성된 기판(110) 상에 제 1 및 제 2 영역들(A, B) 각각의 활성 영역을 가로지르는 게이트 패턴(121)이 형성된다.
제 1 및 제 2 영역들(A, B)은 각각 반도체 장치의 주변 회로 영역의 저전압 영역 및 고전압 영역일 수 있다. 저전압 영역 및 고전압 영역은 각각 저전압 트랜지스터 및 고전압 트랜지스터를 포함할 수 있다.
도 7b를 참조하면, 게이트 패턴(121)이 형성된 기판(110) 상에 제 1 영역(A)의 전면 및 제 2 영역(B)의 일부를 덮는 제 1 포토레지스트 패턴(124a)이 형성된다. 제 1 포토레지스트 패턴(124a)은 제 2 영역(B)에 형성될 트랜지스터의 드레인 영역(도 7d의 132d 참조)이 형성될 활성 영역을 노출할 수 있다.
제 1 포토레지스트 패턴(124)을 마스크로 하는 식각 공정을 통해, 노출된 제 2 영역(B)의 활성 영역의 기판(110)이 식각된다. 즉, 노출된 제 2 영역(B)의 활성 영역의 기판(110)의 표면이 리세스되어 낮아진다. 이때, 게이트 패턴(121)의 캡핑층(120)의 일부가 제거될 수 있다. 즉, 제 2 영역(B)의 게이트 패턴(121)의 캡핑층(120)은 게이트 절연막(114), 게이트 전극(116) 및 실리사이드층(118)에 비해 좁은 폭을 가질 수 있다.
제 2 영역(B)에 형성될 트랜지스터의 소오스 영역(도 7d의 132s 참조) 및 드레인 영역이 형성될 활성 영역의 기판(110)의 표면들 중 적어도 하나는 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스될 수 있다. 도 7b에서는 제 2 영역(B)에 형성될 트랜지스터의 드레인 영역이 형성될 활성 영역의 기판(110)의 표면이 리세스되는 것으로 도시되어 있지만, 제 2 영역(B)에 형성될 트랜지스터의 소오스 영역이 형성될 활성 영역의 기판(110)의 표면도 리세스될 수 있다. 이때, 트랜지스터의 드레인 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면은 트랜지스터의 소오스 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면보다 더 낮은 높이를 가질 수 있다. 즉, 제 2 영역(B)에 형성될 트랜지스터의 소오스 및 드레인 영역들이 각각 형성될 활성 영역은 게이트 패턴(121)에 대해 서로 비대칭적으로 리세스된 구조를 가질 수 있다.
도 7c를 참조하면, 제 1 포토레지스트 패턴(124a)을 제거한 후, 기판(110) 상에 제 2 영역(B)의 전면 및 제 1 영역(A)의 일부를 덮는 제 2 포토레지스트 패턴(124b)이 형성된다. 제 2 포토레지스트 패턴(124b)은 제 1 영역(B)에 형성될 트랜지스터의 드레인 영역(도 7d의 132d 참조)이 형성될 활성 영역을 노출할 수 있다.
제 2 포토레지스트 패턴(124b)을 마스크로 하는 식각 공정을 통해, 노출된 제 1 영역(A)의 활성 영역의 기판(110)이 식각된다. 즉, 노출된 제 1 영역(A)의 활성 영역의 기판(110)의 표면이 리세스되어 낮아진다. 이때, 게이트 패턴(121)의 캡핑층(120)의 일부가 제거될 수 있다. 즉, 제 1 영역(A)의 게이트 패턴(121)의 캡핑층(120)은 게이트 절연막(114), 게이트 전극(116) 및 실리사이드층(118)에 비해 좁은 폭을 가질 수 있다.
제 1 영역(A)에 형성될 트랜지스터의 소오스 영역(도 7d의 132s 참조) 및 드레인 영역이 형성될 활성 영역의 기판(110)의 표면들 중 적어도 하나는 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖도록 리세스될 수 있다. 도 7c에서는 제 1 영역(A)에 형성될 트랜지스터의 드레인 영역이 형성될 활성 영역의 기판(110)의 표면이 리세스되는 것으로 도시되어 있지만, 제 1 영역(A)에 형성될 트랜지스터의 소오스 영역이 형성될 활성 영역의 기판(110)의 표면도 리세스될 수 있다. 이때, 트랜지스터의 드레인 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면은 트랜지스터의 소오스 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면보다 더 낮은 높이를 가질 수 있다. 즉, 제 1 영역(A)에 형성될 트랜지스터의 소오스 및 드레인 영역들이 각각 형성될 활성 영역은 게이트 패턴(121)에 대해 서로 비대칭적으로 리세스된 구조를 가질 수 있다.
제 1 영역(A)의 활성 영역의 기판(110) 내에 형성될 트랜지스터의 드레인 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면은 제 2 영역(B)의 활성 영역의 기판(110) 내에 형성될 트랜지스터의 드레인 영역이 형성될 리세스된 활성 영역의 기판(110)의 표면보다 더 높은 높이를 가질 수 있다. 이는 제 1 영역(A)에 형성될 저전압 트랜지스터의 드레인 영역에 인가되는 전압은 제 2 영역(B)의 형성될 고전압 트랜지스터의 드레인 영역에 인가되는 전압보다 낮기 때문이다.
도시된 것과는 달리, 도 7b 및 도 7c의 공정들은 게이트 패턴(121)이 형성된 기판(110) 상에 제 1 영역(A)의 일부 및 제 2 영역(B)의 일부를 덮는 하나의 포토레지스트 패턴이 형성되어, 제 1 영역(A) 및 제 2 영역(B)에 각각 형성될 트랜지스터의 드레인 영역(도 7d의 132d 참조)이 형성될 활성 영역을 노출할 수 있다. 즉, 하나의 포토레지스트 패턴을 마스크로 하는 한 번의 식각 공정을 통해, 노출된 제 1 영역(A) 및 제 2 영역(B)의 활성 영역의 기판(110)이 식각된다. 이에 따라, 노출된 제 1 영역(A) 및 제 2 영역(B)의 활성 영역의 기판(110)의 표면이 리세스되어 낮아진다.
도 7d를 참조하면, 제 2 포토레지스트 패턴(124b)을 제거한 후, 게이트 패턴(121)을 마스크로 하는 고농도 이온 주입 공정을 통해, 게이트 패턴(121) 양측의 활성 영역의 기판(110) 내에 제 1 및 제 2 불순물 영역들(132d, 132s)이 형성된다. 제 1 및 제 2 불순물 영역들(132d, 132s)은 트랜지스터의 소오스 및 드레인 영역들(132d, 132s)일 수 있다. 제 1 및 제 2 불순물 영역들(132d, 132s)은 각각 소오스 영역(132s) 및 드레인 영역(132d)일 수 있다.
결과적으로, 각각 저전압 영역 및 고전압 영역인 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역들(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 가지고, 그리고 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 구비되는 드레인 영역들(132d)은 저농도의 특성을 갖는 경사진 측벽에 인접하는 부위를 포함하기 때문에, 제 1 및 제 2 영역들(A, B)의 저전압 트랜지스터 및 고전압 트랜지스터는 각각 고농도 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
또한, 게이트 패턴(121)의 양 측벽들 상에 스페이서가 구비되지 않기 때문에, 소오스 영역들(132s)에서의 전류 감소가 최소화될 수 있다.
도 7e를 참조하면, 제 1 및 제 2 불순물 영역들(132d, 132s)이 형성된 기판(110)을 덮는 층간 절연막(140)이 형성된다. 층간 절연막(140)을 관통하여 제 1 및 제 2 불순물 영역들(132d, 132s)에 전기적으로 연결되는 콘택 플러그들(145)이 형성된다. 도시되지 않았지만, 층간 절연막(140)을 형성하기 전에 기판(110)을 덮는 식각 정지층이 형성될 수 있다. 식각 정지층은 서로 다른 높이를 갖는 콘택 플러그들(145)을 형성하기 위해 사용될 수 있다. 층간 절연막(140) 상에 콘택 플러그들(145)에 전기적으로 연결되는 금속 배선들(150)이 형성된다.
고전압 영역인 제 2 영역(B)의 활성 영역의 기판(110) 내에 형성되는 드레인 영역(132d) 뿐만 아니라, 저전압 영역인 제 1 영역(A)의 활성 영역의 기판(110) 내에 형성되는 드레인 영역(132d)도 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 갖기 때문에, 제 1 및 제 2 영역들(A, B)의 저전압 트랜지스터 및 고전압 트랜지스터는 각각 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
결과적으로, 각각 저전압 영역 및 고전압 영역인 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 형성되는 드레인 영역들(132d)이 게이트 패턴(121) 하부의 기판(110)의 표면보다 낮은 높이를 가지고, 그리고 제 1 및 제 2 영역들(A, B)의 활성 영역의 기판(110) 내에 형성되는 드레인 영역들(132d)은 저농도의 특성을 갖는 경사진 측벽에 인접하는 부위를 포함하기 때문에, 제 1 및 제 2 영역들(A, B)의 저전압 트랜지스터 및 고전압 트랜지스터는 각각 고농도 드레인 영역(132d)에 인가되는 높은 전압에 대해 향상된 내압 특성을 가질 수 있다.
본 발명의 실시예들에 따른 방법으로 제조되는 반도체 장치들은 트랜지스터가 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 소오스 및 드레인 영역을 포함하기 때문에, 트랜지스터의 드레인 영역에 인가되는 높은 전압에 대한 내압 특성이 향상될 수 있다. 이에 따라, 향상된 내압 특성을 갖는 트랜지스터를 포함하는 반도체 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300, 400 : 반도체 장치
110 : 기판
112 : 소자분리막
114 : 게이트 절연막
116 : 게이트 전극
116c : 상부 게이트 패턴
116f : 하부 게이트 패턴
116i : 절연 패턴
118 : 실리사이드층
120 : 캡핑층
121 : 게이트 패턴
122d : 저농도 드레인 영역
122s : 저농도 소오스 영역
124, 124a, 124b : 포토레지스트 패턴
130 : 스페이서
132d : 고농도 드레인 영역
132s : 고농도 소오스 영역
140 : 층간 절연층
145 : 콘택 플러그
150 : 금속 배선

Claims (10)

  1. 제 1 및 제 2 영역들을 갖는 기판;
    상기 기판에 구비되어 상기 제 1 및 제 2 영역들 각각에 활성 영역을 정의하는 소자분리막;
    상기 제 1 및 제 2 영역들 각각의 상기 활성 영역 상에 구비되는 게이트 패턴; 및
    상기 게이트 패턴의 양측의 상기 활성 영역의 상기 기판 내에 각각 구비되는 제 1 및 제 2 불순물 영역들을 포함하되,
    적어도 하나의 상기 제 1 및 제 2 불순물 영역들이 구비되는 상기 활성 영역의 상기 기판의 표면은 상기 게이트 패턴 하부의 상기 기판의 표면보다 낮은 높이를 갖도록 리세스되고, 상기 적어도 하나의 제 1 및 제 2 불순물 영역들은 상기 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2 영역들은 각각 저전압 영역 및 고전압 영역인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1 및 제 2 불순물 영역들은 각각 소오스 영역 및 드레인 영역인 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 드레인 영역이 구비되는 상기 활성 영역의 상기 기판의 표면이 상기 소오스 영역이 구비되는 상기 활성 영역의 상기 기판의 표면보다 더 낮은 높이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 게이트 패턴의 양 측벽들 상에 구비되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 스페이서는 리세스된 상기 활성 영역의 측벽 상으로 연장되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 및 제 2 영역들을 갖는 기판에 상기 제 1 및 제 2 영역들 각각의 활성 영역을 정의하는 소자분리막을 형성하는 것;
    상기 제 1 및 제 2 영역들 각각의 상기 활성 영역 상에 게이트 패턴을 형성하는 것; 및
    적어도 하나의 활성 영역에서, 상기 게이트 패턴에 인접하는 상기 활성 영역의 상기 기판의 표면을 상기 게이트 패턴 하부의 상기 기판의 표면보다 낮은 높이를 갖도록 리세스하는 것을 포함하되,
    상기 게이트 패턴에 인접하는 상기 활성 영역은 상기 게이트 패턴에 대해 서로 비대칭적으로 리세스된 구조를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 게이트 패턴의 양측의 상기 활성 영역 내에 제 1 및 제 2 불순물 영역들을 각각 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 1 및 제 2 불순물 영역들은 각각 소오스 영역 및 드레인 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 드레인 영역이 형성되는 상기 활성 영역의 상기 기판의 표면이 상기 소오스 영역이 형성되는 상기 활성 영역의 상기 기판의 표면보다 더 낮은 높이를 갖도록 리세스되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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