JPH10223775A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 基板電極を不要とすることにより、コンパク
ト化を図り得る半導体装置１０、１１０を提供する。 【解決手段】 半導体基板１１の素子領域１２、１２′
に形成されるソース１３、１３′およびドレイン１４、
１４′と、素子領域１２、１２′の不純物濃度よりも高
い不純物濃度を有する電極取り出し部分１５、１５′と
を含み、この電極取り出し部分１５、１５′が、ソース
１３、１３′またはドレイン１４、１４′のいずれか一
方に近接して形成されていると共に、この電極取り出し
部分１５、１５′に近接するソース１３、１３′または
ドレイン１４、１４′の電極２３、２３′が、電極取り
出し部分１５、１５′のための電極として併用されてい
る。
ト化を図り得る半導体装置１０、１１０を提供する。 【解決手段】 半導体基板１１の素子領域１２、１２′
に形成されるソース１３、１３′およびドレイン１４、
１４′と、素子領域１２、１２′の不純物濃度よりも高
い不純物濃度を有する電極取り出し部分１５、１５′と
を含み、この電極取り出し部分１５、１５′が、ソース
１３、１３′またはドレイン１４、１４′のいずれか一
方に近接して形成されていると共に、この電極取り出し
部分１５、１５′に近接するソース１３、１３′または
ドレイン１４、１４′の電極２３、２３′が、電極取り
出し部分１５、１５′のための電極として併用されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＭＯＳトラ
ンジスタのような半導体装置およびその製造方法に関
し、特に、コンパクトな半導体装置およびその製造方法
に関する。
ンジスタのような半導体装置およびその製造方法に関
し、特に、コンパクトな半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタでは、半導体基板に
形成されたソースおよびドレイン間のドレイン電流をソ
ースおよびドレインに関連して形成されたゲートへの印
加電圧であるゲート電圧の値により、制御することがで
きる。このドレイン電流を許すゲートの閾値電圧は、半
導体基板の電位により変化する。従って、この半導体基
板電位の制御のために、ＭＯＳトランジスタの、ソース
およびドレインが形成される素子領域には、このソース
およびドレインに加えて、素子領域のための電極取り出
し部分が形成されている。また、電極取り出し部分に
は、ソースおよびドレインの各電極とは独立して、基板
電極が形成されている。前記電極取り出し部分は、基板
電極と半導体基板の素子領域とのオーミック接触を得る
ために、素子領域におけると同種の不純物により、素子
領域の不純物濃度よりも高い不純物濃度が与えられてい
る。
形成されたソースおよびドレイン間のドレイン電流をソ
ースおよびドレインに関連して形成されたゲートへの印
加電圧であるゲート電圧の値により、制御することがで
きる。このドレイン電流を許すゲートの閾値電圧は、半
導体基板の電位により変化する。従って、この半導体基
板電位の制御のために、ＭＯＳトランジスタの、ソース
およびドレインが形成される素子領域には、このソース
およびドレインに加えて、素子領域のための電極取り出
し部分が形成されている。また、電極取り出し部分に
は、ソースおよびドレインの各電極とは独立して、基板
電極が形成されている。前記電極取り出し部分は、基板
電極と半導体基板の素子領域とのオーミック接触を得る
ために、素子領域におけると同種の不純物により、素子
領域の不純物濃度よりも高い不純物濃度が与えられてい
る。
【０００３】ところで、ＭＯＳトランジスタが例えばイ
ンバータのようなデジタル回路素子として利用されると
き、この半導体基板の電位、すなわち、ＭＯＳトランジ
スタが例えば半導体基板の素子領域であるウエル部に形
成されている場合には、このウエル部の電位を所定値に
保持する必要がある。このため、素子領域の電極取り出
し部分に形成された前記基板電極は、外部配線により、
ソース電極またはドレイン電極と同電位に保持すべく、
そのいずれか一方に接続されていた。
ンバータのようなデジタル回路素子として利用されると
き、この半導体基板の電位、すなわち、ＭＯＳトランジ
スタが例えば半導体基板の素子領域であるウエル部に形
成されている場合には、このウエル部の電位を所定値に
保持する必要がある。このため、素子領域の電極取り出
し部分に形成された前記基板電極は、外部配線により、
ソース電極またはドレイン電極と同電位に保持すべく、
そのいずれか一方に接続されていた。
【０００４】
【発明が解決しようとする課題】そのため、上記のよう
な従来のＭＯＳトランジスタでは、素子領域の電位をソ
ースまたはドレインと同電位で使用する場合であって
も、ソース電極およびドレイン電極とは独立した基板電
極が設けられており、外部配線によって、基板電位が与
えられている。その結果、従来の前記した半導体装置で
は、独立した基板電極のために、比較的大きな素子面積
が必要となる。このことから、よりコンパクト化を図り
得る半導体装置およびその製造方法が待望されていた。
な従来のＭＯＳトランジスタでは、素子領域の電位をソ
ースまたはドレインと同電位で使用する場合であって
も、ソース電極およびドレイン電極とは独立した基板電
極が設けられており、外部配線によって、基板電位が与
えられている。その結果、従来の前記した半導体装置で
は、独立した基板電極のために、比較的大きな素子面積
が必要となる。このことから、よりコンパクト化を図り
得る半導体装置およびその製造方法が待望されていた。
【０００５】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明に係る半導体装置は、半導体基板の素子
領域に形成されるソースおよびドレインであってゲート
電圧により両者間の電流制御を受け、それぞれに電極が
設けられるソースおよびドレインと、素子領域の不純物
濃度よりも高い不純物濃度を有する電極取り出し部分と
を含み、この電極取り出し部分が、ソースまたはドレイ
ンのいずれか一方に近接して形成されていると共に、こ
の電極取り出し部分に近接する前記ソースまたはドレイ
ンの電極が、電極取り出し部分のための電極として併用
されていることを特徴とする。
決するために、次の構成を採用する。 〈構成〉本発明に係る半導体装置は、半導体基板の素子
領域に形成されるソースおよびドレインであってゲート
電圧により両者間の電流制御を受け、それぞれに電極が
設けられるソースおよびドレインと、素子領域の不純物
濃度よりも高い不純物濃度を有する電極取り出し部分と
を含み、この電極取り出し部分が、ソースまたはドレイ
ンのいずれか一方に近接して形成されていると共に、こ
の電極取り出し部分に近接する前記ソースまたはドレイ
ンの電極が、電極取り出し部分のための電極として併用
されていることを特徴とする。
【０００６】〈作用〉本発明に係る前記半導体装置で
は、素子領域の電極取り出し部分のための電極は、この
電極取り出し部分に近接するソースまたはドレインのた
めのいずれか一方の電極と併用されていることから、電
極以外の従来のような外部配線を適用することなく、素
子領域の電位を前記ソースまたはドレインのいずれかと
等しい電位に保持することができる。
は、素子領域の電極取り出し部分のための電極は、この
電極取り出し部分に近接するソースまたはドレインのた
めのいずれか一方の電極と併用されていることから、電
極以外の従来のような外部配線を適用することなく、素
子領域の電位を前記ソースまたはドレインのいずれかと
等しい電位に保持することができる。
【０００７】従って、本発明によれば、ソースまたはド
レインのための各電極とは独立した、素子領域のための
基板電極が不要となることから、この素子領域のための
電極の削除により、素子領域の縮小化が可能となり、こ
れにより、半導体装置のコンパクト化を達成することが
可能となる。
レインのための各電極とは独立した、素子領域のための
基板電極が不要となることから、この素子領域のための
電極の削除により、素子領域の縮小化が可能となり、こ
れにより、半導体装置のコンパクト化を達成することが
可能となる。
【０００８】〈構成〉また、本発明に係る半導体装置の
製造方法は、前記半導体装置の製造方法であって、半導
体基板の素子領域に開口部を有するマスクを形成するこ
と、このマスクの開口部の上方における開口縁部の互い
に対向する側から、開口部に露出する素子領域の表面の
一半および他半へ向けてそれぞれ逆の斜め方向から、不
純物をイオン注入法により注入することにより、素子領
域の電極取り出し部分およびソースまたはドレインのた
めの不純物注入領域を相互に近接して形成すること、お
よび相互に近接する当該両不純物注入領域に接する電極
を素子領域上に形成することを含むことを特徴とする。
製造方法は、前記半導体装置の製造方法であって、半導
体基板の素子領域に開口部を有するマスクを形成するこ
と、このマスクの開口部の上方における開口縁部の互い
に対向する側から、開口部に露出する素子領域の表面の
一半および他半へ向けてそれぞれ逆の斜め方向から、不
純物をイオン注入法により注入することにより、素子領
域の電極取り出し部分およびソースまたはドレインのた
めの不純物注入領域を相互に近接して形成すること、お
よび相互に近接する当該両不純物注入領域に接する電極
を素子領域上に形成することを含むことを特徴とする。
【０００９】本発明に係る前記製造方法では、半導体基
板の素子領域に開口部を有する単一のマスクを用い、互
いに逆の斜め方向からのイオン注入によって、素子領域
の電極取り出し部分のための不純物注入領域と、これに
近接する、ソースまたはドレインのための不純物注入領
域とが形成されることから、これら不純物の活性化のた
めの熱処理により、電極取り出し部分と、これに近接す
るソースまたはドレインとを容易かつ効率的に形成する
ことができる。従って、本発明によれば、本発明に係る
半導体装置を安価で、比較的容易かつ効率的に製造する
ことが可能となる。
板の素子領域に開口部を有する単一のマスクを用い、互
いに逆の斜め方向からのイオン注入によって、素子領域
の電極取り出し部分のための不純物注入領域と、これに
近接する、ソースまたはドレインのための不純物注入領
域とが形成されることから、これら不純物の活性化のた
めの熱処理により、電極取り出し部分と、これに近接す
るソースまたはドレインとを容易かつ効率的に形成する
ことができる。従って、本発明によれば、本発明に係る
半導体装置を安価で、比較的容易かつ効率的に製造する
ことが可能となる。
【００１０】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例〉図１は、本発明をＮＭＯＳトランジスタから
なる半導体装置１０に適用した例を示す。ＮＭＯＳトラ
ンジスタ１０は、図１に示す例では、Ｎ型シリコンから
成る半導体基板１１に形成されたＰウエル部１２を素子
領域として、該Ｐウエル部に形成されている。
について詳細に説明する。 〈具体例〉図１は、本発明をＮＭＯＳトランジスタから
なる半導体装置１０に適用した例を示す。ＮＭＯＳトラ
ンジスタ１０は、図１に示す例では、Ｎ型シリコンから
成る半導体基板１１に形成されたＰウエル部１２を素子
領域として、該Ｐウエル部に形成されている。
【００１１】Ｐウエル部１２には、それぞれが半導体基
板１１の不純物濃度よりも高い不純物濃度を有するＮ+
拡散領域からなるソース１３およびドレイン１４と、Ｐ
ウエル部１２の不純物濃度よりも高い不純物濃度を有す
るＰ+ 拡散領域からなる電極取り出し部分１５とが設け
られている。
板１１の不純物濃度よりも高い不純物濃度を有するＮ+
拡散領域からなるソース１３およびドレイン１４と、Ｐ
ウエル部１２の不純物濃度よりも高い不純物濃度を有す
るＰ+ 拡散領域からなる電極取り出し部分１５とが設け
られている。
【００１２】図１に示す例では、ドレイン１４は、従来
のＭＯＳトランジスタにおけると同様に、半導体基板１
１の平坦な表面に一部を露出させて形成されており、半
導体基板１１の前記表面を覆う例えば酸化シリコンから
成る絶縁膜１６に形成されたコンタクトホール１７を経
て、ドレイン電極１８に接続されている。他方、ソース
１３は、半導体基板１１に形成された矩形横断面形状を
有し全体に角錐状を呈する凹所１９の周壁部分１９ａに
沿った傾斜領域に形成されており、半導体基板１１の前
記表面に達する。半導体基板１１の前記表面のソース１
３およびドレイン１４間には、従来よく知られているよ
うに、ゲート酸化膜２０を介してゲート２１が形成され
ている。
のＭＯＳトランジスタにおけると同様に、半導体基板１
１の平坦な表面に一部を露出させて形成されており、半
導体基板１１の前記表面を覆う例えば酸化シリコンから
成る絶縁膜１６に形成されたコンタクトホール１７を経
て、ドレイン電極１８に接続されている。他方、ソース
１３は、半導体基板１１に形成された矩形横断面形状を
有し全体に角錐状を呈する凹所１９の周壁部分１９ａに
沿った傾斜領域に形成されており、半導体基板１１の前
記表面に達する。半導体基板１１の前記表面のソース１
３およびドレイン１４間には、従来よく知られているよ
うに、ゲート酸化膜２０を介してゲート２１が形成され
ている。
【００１３】また、電極取り出し部分１５は、凹所１９
の周壁部分１９ａと反対側に位置する周壁部分１９ｂに
沿って形成されており、電極取り出し部分１５およびソ
ース１３は、凹所１９に関連して相互に近接して配置さ
れている。両者１５および１３は、凹所１９の底部で間
隔Ｗを置くように形成されている。この間隔Ｗは、ソー
ス１３および電極取り出し部分１５間の後述する寄生抵
抗の低減の点からは、この寄生抵抗が実質的に生じない
程度の例えば０．５μｍ以下とすることが望ましい。Ｎ
ＭＯＳトランジスタ１０のコンパクト化のためには、間
隔Ｗを２μｍよりも小さく、好ましくは零とすることが
できる。
の周壁部分１９ａと反対側に位置する周壁部分１９ｂに
沿って形成されており、電極取り出し部分１５およびソ
ース１３は、凹所１９に関連して相互に近接して配置さ
れている。両者１５および１３は、凹所１９の底部で間
隔Ｗを置くように形成されている。この間隔Ｗは、ソー
ス１３および電極取り出し部分１５間の後述する寄生抵
抗の低減の点からは、この寄生抵抗が実質的に生じない
程度の例えば０．５μｍ以下とすることが望ましい。Ｎ
ＭＯＳトランジスタ１０のコンパクト化のためには、間
隔Ｗを２μｍよりも小さく、好ましくは零とすることが
できる。
【００１４】絶縁膜１６には、凹所１９に開放するコン
タクトホール２２が形成されており、このコンタクトホ
ール２２を経て、ソース１３および電極取り出し部分１
５が併用電極２３に接続されている。電極取り出し部分
１５は、Ｐウエル部１２と同種であるＰ型不純物領域で
形成され、しかもその不純物濃度がＰウエル部１２のそ
れより高いことから、併用電極２３がソース電極とし
て、この電極２３とドレイン電極１８との間に所定のド
レイン電圧が印加されたとき、併用電極２３とＰウエル
部１２との間には、好適なオーム接触が得られる。
タクトホール２２が形成されており、このコンタクトホ
ール２２を経て、ソース１３および電極取り出し部分１
５が併用電極２３に接続されている。電極取り出し部分
１５は、Ｐウエル部１２と同種であるＰ型不純物領域で
形成され、しかもその不純物濃度がＰウエル部１２のそ
れより高いことから、併用電極２３がソース電極とし
て、この電極２３とドレイン電極１８との間に所定のド
レイン電圧が印加されたとき、併用電極２３とＰウエル
部１２との間には、好適なオーム接触が得られる。
【００１５】ＮＭＯＳトランジスタ１０は、ドレイン電
極１８および併用電極２３間に所定のドレイン電圧が印
加された状態で、ゲート２１への印加電圧を制御するこ
とにより、従来よく知られているように、ソース１３お
よびドレイン１４間のドレイン電流の断続を制御するこ
とができる。また、Ｐウエル部１２は、電極取り出し部
分１５に接続された併用電極２３を経て、ソース１３の
電位に保持されることから、素子領域であるＰウエル部
１２の電位の変動によるゲート２１の閾値の変動を確実
に防止することができる。
極１８および併用電極２３間に所定のドレイン電圧が印
加された状態で、ゲート２１への印加電圧を制御するこ
とにより、従来よく知られているように、ソース１３お
よびドレイン１４間のドレイン電流の断続を制御するこ
とができる。また、Ｐウエル部１２は、電極取り出し部
分１５に接続された併用電極２３を経て、ソース１３の
電位に保持されることから、素子領域であるＰウエル部
１２の電位の変動によるゲート２１の閾値の変動を確実
に防止することができる。
【００１６】従って、本発明に係る半導体装置１０によ
れば、従来のような電極取り出し部分のための専用の電
極を形成することなく、前記素子領域の電位を所定値に
保持することができ、安定した閾値を示す良好なスイッ
チング動作を得ることができる。また、併用電極２３の
採用により、電極取り出し部分のための専用の電極が不
要となることから、素子領域であるＰウエル部１２の面
積の削減を図ることができ、これにより、半導体装置１
０のコンパクト化を図ることが可能となる。
れば、従来のような電極取り出し部分のための専用の電
極を形成することなく、前記素子領域の電位を所定値に
保持することができ、安定した閾値を示す良好なスイッ
チング動作を得ることができる。また、併用電極２３の
採用により、電極取り出し部分のための専用の電極が不
要となることから、素子領域であるＰウエル部１２の面
積の削減を図ることができ、これにより、半導体装置１
０のコンパクト化を図ることが可能となる。
【００１７】さらに、ソース１３および電極取り出し部
分１５を近接して配置することにより、両者間の距離に
比例して生じる寄生抵抗およびこの寄生抵抗による電圧
降下の発生を防止し、この電圧降下による前記素子領域
１２の電位の変動を確実に防止することができる。この
素子領域１２の電位の変動は、半導体装置１０が組み込
まれた電気回路の動作特性の変更をもたらすことから、
前記した寄生抵抗の低減あるいは消去により、電気回路
に安定した動作特性を与える。
分１５を近接して配置することにより、両者間の距離に
比例して生じる寄生抵抗およびこの寄生抵抗による電圧
降下の発生を防止し、この電圧降下による前記素子領域
１２の電位の変動を確実に防止することができる。この
素子領域１２の電位の変動は、半導体装置１０が組み込
まれた電気回路の動作特性の変更をもたらすことから、
前記した寄生抵抗の低減あるいは消去により、電気回路
に安定した動作特性を与える。
【００１８】図２は、図１に示したＮＭＯＳトランジス
タ１０の製造方法の一例を示す。図２（ａ）に示されて
いるように、半導体基板１１には、従来におけると同様
に、例えばイオン注入法および熱処理により、Ｐウエル
部１２が形成される。また、半導体基板１１のＰウエル
部１２が露出する表面には、従来におけると同様な例え
ばＣＶＤ法およびホトリソ・エッチング技術により、ゲ
ート酸化膜２０およびゲート２１が形成される。また、
ゲート２１に関連したドレイン１４の形成のために、半
導体基板１１上には、開口部２４ａを有する第１のマス
ク２４が形成される。このマスク２４を用いて、Ｐウエ
ル部１２の所定箇所に、符号２５で示す矢印で現されて
いるように、ドナーとなる例えばリンのような不純物が
イオン化されて注入される。この不純物の注入により、
ドレイン１４のための不純物注入領域（１４）が形成さ
れ、その後、第１のマスク２４が除去される。
タ１０の製造方法の一例を示す。図２（ａ）に示されて
いるように、半導体基板１１には、従来におけると同様
に、例えばイオン注入法および熱処理により、Ｐウエル
部１２が形成される。また、半導体基板１１のＰウエル
部１２が露出する表面には、従来におけると同様な例え
ばＣＶＤ法およびホトリソ・エッチング技術により、ゲ
ート酸化膜２０およびゲート２１が形成される。また、
ゲート２１に関連したドレイン１４の形成のために、半
導体基板１１上には、開口部２４ａを有する第１のマス
ク２４が形成される。このマスク２４を用いて、Ｐウエ
ル部１２の所定箇所に、符号２５で示す矢印で現されて
いるように、ドナーとなる例えばリンのような不純物が
イオン化されて注入される。この不純物の注入により、
ドレイン１４のための不純物注入領域（１４）が形成さ
れ、その後、第１のマスク２４が除去される。
【００１９】第１のマスク２４が除去された後、図２
（ｂ）に示されているように、半導体基板１１上には、
あらためて第２のマスク２６が形成される。このマスク
２６には、Ｐウエル部１２の所定領域を開放させるため
の開口部２６ａが形成されている。この開口部２６ａが
設けられたマスク２６を用いた選択エッチングにより、
Ｐウエル部１２の所定領域の表面には、凹所１９が形成
される。この凹所１９は、例えば異方性エッチング液を
用いたエッチングにより形成することができ、半導体基
板１１の前記表面が（１００）面のとき、周壁部分１９
ａおよび周壁部分１９ｂを（１００）面とそれぞれ４５
度の傾斜をなす（１１１）面で構成することができる。
（ｂ）に示されているように、半導体基板１１上には、
あらためて第２のマスク２６が形成される。このマスク
２６には、Ｐウエル部１２の所定領域を開放させるため
の開口部２６ａが形成されている。この開口部２６ａが
設けられたマスク２６を用いた選択エッチングにより、
Ｐウエル部１２の所定領域の表面には、凹所１９が形成
される。この凹所１９は、例えば異方性エッチング液を
用いたエッチングにより形成することができ、半導体基
板１１の前記表面が（１００）面のとき、周壁部分１９
ａおよび周壁部分１９ｂを（１００）面とそれぞれ４５
度の傾斜をなす（１１１）面で構成することができる。
【００２０】各マスク２４および２６は、従来のイオン
注入およびエッチングに際して用いられ、例えばＣＶＤ
法およびホトリソ・エッチングにより形成される従来よ
く知られた酸化シリコン膜で形成することができる。
注入およびエッチングに際して用いられ、例えばＣＶＤ
法およびホトリソ・エッチングにより形成される従来よ
く知られた酸化シリコン膜で形成することができる。
【００２１】マスク２６の開口部２６ａには、凹所１９
の周壁（１９ａおよび１９ｂ）が素子領域１２の表面の
一部として露出する。凹所１９の周壁部分１９ａおよび
１９ｂには、開口部２６ａへの露出面の一半および他半
として、イオン注入法により、アクセプタおよびドナー
となる不純物がそれぞれ注入される。
の周壁（１９ａおよび１９ｂ）が素子領域１２の表面の
一部として露出する。凹所１９の周壁部分１９ａおよび
１９ｂには、開口部２６ａへの露出面の一半および他半
として、イオン注入法により、アクセプタおよびドナー
となる不純物がそれぞれ注入される。
【００２２】すなわち、図２（ｂ）に示す開口部２６ａ
の図中右方上方から図中左斜め下方の周壁部分１９ｂに
向けて、アクセプタとなる例えばボロンがイオン化され
て照射される。このとき、開口部２６ａの右縁部分２７
ａが、図中右方に位置する周壁部分１９ａへ向けての照
射イオン２８の発散を確実に防止することから、アクセ
プタとなるボロンの周壁部分１９ａへの注入が防止され
る。従って、確実に周壁部分１９ｂに電極取り出し部分
１５のためのイオン注入領域（１５）を形成することが
できる。
の図中右方上方から図中左斜め下方の周壁部分１９ｂに
向けて、アクセプタとなる例えばボロンがイオン化され
て照射される。このとき、開口部２６ａの右縁部分２７
ａが、図中右方に位置する周壁部分１９ａへ向けての照
射イオン２８の発散を確実に防止することから、アクセ
プタとなるボロンの周壁部分１９ａへの注入が防止され
る。従って、確実に周壁部分１９ｂに電極取り出し部分
１５のためのイオン注入領域（１５）を形成することが
できる。
【００２３】また、図２（ｂ）に示す開口部２６ａの図
中左方上方から図中右斜め下方の周壁部分１９ａに向け
て、ドナーとなるドレイン１４のための不純物と同様な
不純物がイオン化されて照射される。このとき、開口部
２６ａの左縁部分２７ｂが、図中左方に位置する周壁部
分１９ｂへ向けての照射イオン２９の発散を確実に防止
することから、ドナーとなる不純物の周壁部分１９ｂへ
の注入が防止される。従って、確実に周壁部分１９ａに
ソース１３のためのイオン注入領域（１３）を形成する
ことができる。凹所１９の周壁部分１９ａおよび周壁部
分１９ｂへの前記した各イオン注入は、個々に行うこと
ができるが、互いに同時的に行うことが、作業効率の向
上の上で、望ましい。
中左方上方から図中右斜め下方の周壁部分１９ａに向け
て、ドナーとなるドレイン１４のための不純物と同様な
不純物がイオン化されて照射される。このとき、開口部
２６ａの左縁部分２７ｂが、図中左方に位置する周壁部
分１９ｂへ向けての照射イオン２９の発散を確実に防止
することから、ドナーとなる不純物の周壁部分１９ｂへ
の注入が防止される。従って、確実に周壁部分１９ａに
ソース１３のためのイオン注入領域（１３）を形成する
ことができる。凹所１９の周壁部分１９ａおよび周壁部
分１９ｂへの前記した各イオン注入は、個々に行うこと
ができるが、互いに同時的に行うことが、作業効率の向
上の上で、望ましい。
【００２４】各イオン注入領域（１３、１４および１
５）の不純物の活性化のために、半導体基板１１は熱処
理を受ける。この熱処理により、各イオン注入領域（１
３、１４および１５）の不純物は活性化され、これによ
り、ソース１３、ドレイン１４、および電極取り出し部
分１５が形成される。前記した不純物の活性化後、マス
ク２６が除去され、このマスク２６に代えて図１に示し
た絶縁膜１６が形成される。その後、従来よく知られた
例えばスパッタリング法により、絶縁膜１６のコンタク
トホール１７を経てドレイン１４に接続されるドレイン
電極１８と、絶縁膜１６のコンタクトホール２２を経て
凹所１９の周壁部分１９ａおよび１９ｂに接続される併
用電極２３とが形成される。
５）の不純物の活性化のために、半導体基板１１は熱処
理を受ける。この熱処理により、各イオン注入領域（１
３、１４および１５）の不純物は活性化され、これによ
り、ソース１３、ドレイン１４、および電極取り出し部
分１５が形成される。前記した不純物の活性化後、マス
ク２６が除去され、このマスク２６に代えて図１に示し
た絶縁膜１６が形成される。その後、従来よく知られた
例えばスパッタリング法により、絶縁膜１６のコンタク
トホール１７を経てドレイン１４に接続されるドレイン
電極１８と、絶縁膜１６のコンタクトホール２２を経て
凹所１９の周壁部分１９ａおよび１９ｂに接続される併
用電極２３とが形成される。
【００２５】前記したように、電極取り出し部分１５お
よびこれに近接するソース１３を形成するについて、半
導体基板１１の素子領域１２に開口部２６ａを有する単
一のマスク２６を用い、互いに逆の斜め方向からのイオ
ン注入によって、素子領域１２の電極取り出し部分１５
のための不純物注入領域と、これに近接する、ソース１
３のための不純物注入領域とを正確にかつ効率的に形成
することができる。従って、これら不純物の活性化のた
めの熱処理により、電極取り出し部分１５と、これに近
接するソース１３とを容易かつ効率的に形成することが
できることから、本発明に係る半導体装置１０を比較的
安価に、容易かつ効率的に製造することができる。
よびこれに近接するソース１３を形成するについて、半
導体基板１１の素子領域１２に開口部２６ａを有する単
一のマスク２６を用い、互いに逆の斜め方向からのイオ
ン注入によって、素子領域１２の電極取り出し部分１５
のための不純物注入領域と、これに近接する、ソース１
３のための不純物注入領域とを正確にかつ効率的に形成
することができる。従って、これら不純物の活性化のた
めの熱処理により、電極取り出し部分１５と、これに近
接するソース１３とを容易かつ効率的に形成することが
できることから、本発明に係る半導体装置１０を比較的
安価に、容易かつ効率的に製造することができる。
【００２６】図２に示した具体例では、Ｐウエル部１２
に凹所１９を形成し、その周壁部分１９ａおよび周壁部
分１９ｂにそれぞれソース１３および電極取り出し部分
１５を形成した例について説明した。この例に代えて、
図３に示すように、Ｐウエル部１２に凹所１９を形成す
ることなく、マスク２６の開口部２６ａに露出するＰウ
エル部１２の平坦面部分１９′の一半１９′ａおよびそ
の他半１９′ｂのそれぞれに、ソース１３および電極取
り出し部分１５を形成することができる。この平坦面部
分１９′の一半１９′ａおよび他半１９′ｂへのそれぞ
れの不純物注入に、図２に沿って説明したと同様なイオ
ン注入法を採用することができる。
に凹所１９を形成し、その周壁部分１９ａおよび周壁部
分１９ｂにそれぞれソース１３および電極取り出し部分
１５を形成した例について説明した。この例に代えて、
図３に示すように、Ｐウエル部１２に凹所１９を形成す
ることなく、マスク２６の開口部２６ａに露出するＰウ
エル部１２の平坦面部分１９′の一半１９′ａおよびそ
の他半１９′ｂのそれぞれに、ソース１３および電極取
り出し部分１５を形成することができる。この平坦面部
分１９′の一半１９′ａおよび他半１９′ｂへのそれぞ
れの不純物注入に、図２に沿って説明したと同様なイオ
ン注入法を採用することができる。
【００２７】図３には、本発明に係るＭＯＳトランジス
タトランジスタを組み合わせて形成されるＭＯＳインバ
ータからなる半導体装置１１０が示されている。図３に
示す構成部分のうち、図１に示された半導体装置１０と
同一の機能を果たす構成部分には、これと同一の参照符
号が付されている。
タトランジスタを組み合わせて形成されるＭＯＳインバ
ータからなる半導体装置１１０が示されている。図３に
示す構成部分のうち、図１に示された半導体装置１０と
同一の機能を果たす構成部分には、これと同一の参照符
号が付されている。
【００２８】図３に示される半導体装置１１０は、半導
体基板１１に形成されたＰウエル部１２およびＮウエル
部１２′からなる２つの素子領域のそれぞれにＭＯＳト
ランジスタ１０および１０′が形成されている。Ｐウエ
ル部１２には、前記したと同様なＮＭＯＳトランジスタ
１０が形成されており、他方、Ｎウエル部１２′にはＰ
ＭＯＳトランジスタ１０′が形成されている。Ｐウエル
部１２のＮＭＯＳトランジスタ１０については、図１に
示したと同様であるが、Ｐウエル部１２′のＰＭＯＳト
ランジスタ１０′では、ソース１３′およびドレイン１
４′はそれぞれＰ型拡散領域で構成され、電極取り出し
部分１５′はＮ型拡散領域で構成されている。また、Ｐ
ＭＯＳトランジスタ１０′には、ソース１３′および電
極取り出し部分１５′のための併用電極２３′が形成さ
れている。
体基板１１に形成されたＰウエル部１２およびＮウエル
部１２′からなる２つの素子領域のそれぞれにＭＯＳト
ランジスタ１０および１０′が形成されている。Ｐウエ
ル部１２には、前記したと同様なＮＭＯＳトランジスタ
１０が形成されており、他方、Ｎウエル部１２′にはＰ
ＭＯＳトランジスタ１０′が形成されている。Ｐウエル
部１２のＮＭＯＳトランジスタ１０については、図１に
示したと同様であるが、Ｐウエル部１２′のＰＭＯＳト
ランジスタ１０′では、ソース１３′およびドレイン１
４′はそれぞれＰ型拡散領域で構成され、電極取り出し
部分１５′はＮ型拡散領域で構成されている。また、Ｐ
ＭＯＳトランジスタ１０′には、ソース１３′および電
極取り出し部分１５′のための併用電極２３′が形成さ
れている。
【００２９】両ＭＯＳトランジスタ１０および１０′
は、従来よく知られたＣＭＯＳトランジスタによるイン
バータを構成すべく、ＮＭＯＳトランジスタ１０の併用
電極２３は接地され、ＰＭＯＳトランジスタ１０′の併
用電極２３′には、電源電圧ＶDDが印加されている。ま
た、両ゲート２１には、入力信号としてゲート電圧が印
加され、両ドレイン１４および１４′の共用ドレイン電
極１８からは、出力信号が取り出される。
は、従来よく知られたＣＭＯＳトランジスタによるイン
バータを構成すべく、ＮＭＯＳトランジスタ１０の併用
電極２３は接地され、ＰＭＯＳトランジスタ１０′の併
用電極２３′には、電源電圧ＶDDが印加されている。ま
た、両ゲート２１には、入力信号としてゲート電圧が印
加され、両ドレイン１４および１４′の共用ドレイン電
極１８からは、出力信号が取り出される。
【００３０】図５は、図４に示したインバータ１１０の
回路図を示し、図５（ａ）はゲート入力がオフ状態すな
わちゲート電圧が例えば接地電圧である回路状態を示
し、図５（ｂ）はゲート電圧がオン状態での回路状態を
示す。ゲート２１に所定の印加電圧である例えば電源電
圧ＶDDが入力信号として入力されていると、このゲート
入力オン状態では、従来よく知られているように、ＮＭ
ＯＳトランジスタ１０のソース１３およびドレイン１４
間にチャンネルが形成されることから、ＮＭＯＳトラン
ジスタ１０は、図５（ａ）に示されているように、導通
状態におかれる。他方、ＰＭＯＳトランジスタ１０′の
ソース１３′およびゲート２１間の電位差は零となるこ
とから、ＰＭＯＳトランジスタ１０′のソース１３′お
よびドレイン１４′間にチャンネルが形成されることは
なく、ＰＭＯＳトランジスタ１０′は、図５（ａ）に示
されているように、遮断状態におかれる。その結果、ド
レイン電極１８である出力端（１８）には、接地電位が
出力される。
回路図を示し、図５（ａ）はゲート入力がオフ状態すな
わちゲート電圧が例えば接地電圧である回路状態を示
し、図５（ｂ）はゲート電圧がオン状態での回路状態を
示す。ゲート２１に所定の印加電圧である例えば電源電
圧ＶDDが入力信号として入力されていると、このゲート
入力オン状態では、従来よく知られているように、ＮＭ
ＯＳトランジスタ１０のソース１３およびドレイン１４
間にチャンネルが形成されることから、ＮＭＯＳトラン
ジスタ１０は、図５（ａ）に示されているように、導通
状態におかれる。他方、ＰＭＯＳトランジスタ１０′の
ソース１３′およびゲート２１間の電位差は零となるこ
とから、ＰＭＯＳトランジスタ１０′のソース１３′お
よびドレイン１４′間にチャンネルが形成されることは
なく、ＰＭＯＳトランジスタ１０′は、図５（ａ）に示
されているように、遮断状態におかれる。その結果、ド
レイン電極１８である出力端（１８）には、接地電位が
出力される。
【００３１】また、ゲート２１に入力信号として接地電
圧が入力されていると、このゲート入力オフ状態では、
従来よく知られているように、ＮＭＯＳトランジスタ１
０のソース１３およびドレイン１４間にチャンネルが形
成されることはなく、ＮＭＯＳトランジスタ１０は、図
５（ｂ）に示されているように、遮断状態におかれ、こ
れとは反対に、ＰＭＯＳトランジスタ１０′は導通状態
におかれる。その結果、図５（ｂ）に示されているよう
に、ドレイン電極１８である出力端（１８）には、電源
電圧ＶDDが出力される。従って、半導体装置１１０で
は、従来のインバータにおけると同様に、入力信号の反
転値を出力信号として取り出すことができる。
圧が入力されていると、このゲート入力オフ状態では、
従来よく知られているように、ＮＭＯＳトランジスタ１
０のソース１３およびドレイン１４間にチャンネルが形
成されることはなく、ＮＭＯＳトランジスタ１０は、図
５（ｂ）に示されているように、遮断状態におかれ、こ
れとは反対に、ＰＭＯＳトランジスタ１０′は導通状態
におかれる。その結果、図５（ｂ）に示されているよう
に、ドレイン電極１８である出力端（１８）には、電源
電圧ＶDDが出力される。従って、半導体装置１１０で
は、従来のインバータにおけると同様に、入力信号の反
転値を出力信号として取り出すことができる。
【００３２】前記半導体装置１１０によれば、各ＭＯＳ
トランジスタ１０および１０′のソース１３および１
３′と電極取り出し部分１５および１５′が、それぞれ
の併用電極２３および２３′により共用されていること
から、それぞれの電極取り出し部分１５および１５′の
ための専用の電極が不要となることから、素子領域であ
る各Ｐウエル部１２およびＮウエル部１２′の面積の削
減を図ることができ、これにより、コンパクト化を図る
ことができる。
トランジスタ１０および１０′のソース１３および１
３′と電極取り出し部分１５および１５′が、それぞれ
の併用電極２３および２３′により共用されていること
から、それぞれの電極取り出し部分１５および１５′の
ための専用の電極が不要となることから、素子領域であ
る各Ｐウエル部１２およびＮウエル部１２′の面積の削
減を図ることができ、これにより、コンパクト化を図る
ことができる。
【００３３】また、前記半導体装置１１０によれば、各
ＭＯＳトランジスタ１０および１０′のソース１３およ
び１３′と、電極取り出し部分１５および１５′との間
隔Ｗを短縮化を図ることにより、両者間の前記した寄生
抵抗の低減を図ることができ、この寄生抵抗の低減によ
るＣＭＯＳトランジスタに固有のラッチアップ現象の発
生を効果的に防止することができる。
ＭＯＳトランジスタ１０および１０′のソース１３およ
び１３′と、電極取り出し部分１５および１５′との間
隔Ｗを短縮化を図ることにより、両者間の前記した寄生
抵抗の低減を図ることができ、この寄生抵抗の低減によ
るＣＭＯＳトランジスタに固有のラッチアップ現象の発
生を効果的に防止することができる。
【００３４】前記したところでは、本発明を半導体基板
の素子領域たるウエル部に形成されたＮＭＯＳトランジ
スタおよびＣＭＯＳトランジスタに適用した例について
説明したが、本発明に係るトランジスタは、ウエル部を
有しない半導体基板に形成することができる。また、本
発明は、ＭＯＳトランジスタの他、ソースまたはドレイ
ンの電位と基板電位とを同電位に保持する例えばＭＩＳ
ＦＥＴあるいはそれらの組合せからなるインバータのよ
うな種々の半導体装置に適用することができる。
の素子領域たるウエル部に形成されたＮＭＯＳトランジ
スタおよびＣＭＯＳトランジスタに適用した例について
説明したが、本発明に係るトランジスタは、ウエル部を
有しない半導体基板に形成することができる。また、本
発明は、ＭＯＳトランジスタの他、ソースまたはドレイ
ンの電位と基板電位とを同電位に保持する例えばＭＩＳ
ＦＥＴあるいはそれらの組合せからなるインバータのよ
うな種々の半導体装置に適用することができる。
【００３５】
【発明の効果】本発明に係る半導体装置によれば、前記
したように、ソースまたはドレインのための各電極とは
独立した、素子領域のための基板電極が不要となること
から、この素子領域のための電極の削除により、素子領
域の縮小化が可能となり、これにより、半導体装置のコ
ンパクト化を達成することが可能となる。
したように、ソースまたはドレインのための各電極とは
独立した、素子領域のための基板電極が不要となること
から、この素子領域のための電極の削除により、素子領
域の縮小化が可能となり、これにより、半導体装置のコ
ンパクト化を達成することが可能となる。
【００３６】また、本発明に係る半導体装置の製造方法
によれば、前記したように、半導体基板の素子領域に開
口部を有する単一のマスクを用い、互いに逆の斜め方向
からのイオン注入によって、素子領域の電極取り出し部
分のための不純物注入領域と、これに近接するソースま
たはドレインのための不純物注入領域とが形成されるこ
とから、電極取り出し部分と、これに近接するソースま
たはドレインとを容易かつ効率的に形成することがで
き、これにより、本発明に係る半導体装置を安価で、比
較的容易かつ効率的に製造することが可能となる。
によれば、前記したように、半導体基板の素子領域に開
口部を有する単一のマスクを用い、互いに逆の斜め方向
からのイオン注入によって、素子領域の電極取り出し部
分のための不純物注入領域と、これに近接するソースま
たはドレインのための不純物注入領域とが形成されるこ
とから、電極取り出し部分と、これに近接するソースま
たはドレインとを容易かつ効率的に形成することがで
き、これにより、本発明に係る半導体装置を安価で、比
較的容易かつ効率的に製造することが可能となる。
【図１】本発明に係るＮＭＯＳトランジスタを示す縦断
面図である。
面図である。
【図２】図１に示したＮＭＯＳトランジスタの製造方法
を示す製造工程図であり、図２（ａ）はドレインのため
のイオン注入工程を示す断面図であり、図２（ｂ）は、
ソースおよび電極取り出し部分のためのイオン注入工程
を示す断面図である。
を示す製造工程図であり、図２（ａ）はドレインのため
のイオン注入工程を示す断面図であり、図２（ｂ）は、
ソースおよび電極取り出し部分のためのイオン注入工程
を示す断面図である。
【図３】本発明の他の製造方法に係るイオン注入工程を
示す図２（ｂ）と同様な図面である。
示す図２（ｂ）と同様な図面である。
【図４】本発明に係る半導体装置の適用例を示すＣＭＯ
Ｓインバータの縦断面図である。
Ｓインバータの縦断面図である。
【図５】図４に示したＣＭＯＳインバータの回路図であ
り、図４（ａ）はゲート入力信号がオンのときの回路図
であり、図４（ｂ）はゲート入力信号がオフのときの回
路図である。
り、図４（ａ）はゲート入力信号がオンのときの回路図
であり、図４（ｂ）はゲート入力信号がオフのときの回
路図である。
１０、１１０ （ＭＯＳトランジスタ）半導体装置 １１ 半導体基板 １２、１２′ （ウエル部）素子領域 １３、１３′ ソース １４、１４′ ドレイン １５、１５′ 電極取り出し部分 １８ ドレイン電極 ２３、２３′ 併用電極
Claims (4)
- 【請求項１】 半導体基板の素子領域に形成されるソー
スおよびドレインであってゲート電圧により両者間の電
流制御を受け、それぞれに電極が設けられるソースおよ
びドレインと、前記素子領域に、前記ソースまたは前記
ドレインのいずれか一方に近接して形成され、前記素子
領域の不純物濃度よりも高い不純物濃度を有する該素子
領域のための電極取り出し部分とを含み、前記ソースま
たは前記ドレインのうち、前記電極取り出し部分に近接
する前記一方に設けられた前記電極が、前記電極取り出
し部分のための電極として併用されていることを特徴と
する半導体装置。 - 【請求項２】 前記電極取り出し部分と、該電極取り出
し部分に近接して形成された前記ソースまたはドレイン
のいずれか一方との間隔は、２μｍよりも小さな値であ
る請求項１記載の半導体装置。 - 【請求項３】 互いに直列的に接続されたＰＭＯＳおよ
びＮＭＯＳからなるＣＭＯＳであって、前記ＰＭＯＳお
よびＮＭＯＳのそれぞれのソースまたはドレインのため
の一方の電極がそれぞれの電極取り出し部分のための電
極として併用されたＰＭＯＳおよびＮＭＯＳからなるＣ
ＭＯＳであることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】 半導体基板の素子領域に形成されるソー
スおよびドレインであってゲート電圧により両者間の電
流制御を受け、それぞれに電極が設けられるソースおよ
びドレインと、前記素子領域に、前記ソースまたは前記
ドレインのいずれか一方に近接して形成され、前記素子
領域の不純物濃度よりも高い不純物濃度を有する該素子
領域のための電極取り出し部分とを含む半導体装置の製
造方法であって、半導体基板の素子領域に開口部を有す
るマスクを形成すること、該マスクの開口部の上方にお
ける開口縁部の互いに対向する側から、前記開口部に露
出する前記素子領域の表面の一半および他半へ向けてそ
れぞれ逆の斜め方向から、不純物をイオン注入法により
注入し、前記素子領域の電極取り出し部分およびソース
またはドレインのための不純物注入領域を相互に近接し
て形成すること、相互に近接する当該両不純物注入領域
に接する電極を前記素子領域上に形成することを含む半
導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9033074A JPH10223775A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置およびその製造方法 |
| TW086112810A TW334593B (en) | 1997-01-31 | 1997-09-05 | Semiconductor device and method of manufacturing the same |
| US08/925,091 US5977592A (en) | 1997-01-31 | 1997-09-08 | Semiconductor device having an improved structure and capable of greatly reducing its occupied area |
| EP97307411A EP0858113A1 (en) | 1997-01-31 | 1997-09-23 | Semiconductor device |
| KR1019970052136A KR19980070010A (ko) | 1997-01-31 | 1997-10-10 | 향상된 트랜지스터 구조물을 가지며 그 점유 영역을 크게 감소시키는 것이 가능한 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9033074A JPH10223775A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223775A true JPH10223775A (ja) | 1998-08-21 |
Family
ID=12376584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9033074A Pending JPH10223775A (ja) | 1997-01-31 | 1997-01-31 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5977592A (ja) |
| EP (1) | EP0858113A1 (ja) |
| JP (1) | JPH10223775A (ja) |
| KR (1) | KR19980070010A (ja) |
| TW (1) | TW334593B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258313A (ja) * | 2006-03-22 | 2007-10-04 | Seiko Npc Corp | 半導体装置の製造方法及び半導体装置 |
| US8629497B2 (en) | 2011-05-18 | 2014-01-14 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
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-
1997
- 1997-01-31 JP JP9033074A patent/JPH10223775A/ja active Pending
- 1997-09-05 TW TW086112810A patent/TW334593B/zh active
- 1997-09-08 US US08/925,091 patent/US5977592A/en not_active Expired - Lifetime
- 1997-09-23 EP EP97307411A patent/EP0858113A1/en not_active Withdrawn
- 1997-10-10 KR KR1019970052136A patent/KR19980070010A/ko not_active Application Discontinuation
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| US8823094B2 (en) | 2011-05-18 | 2014-09-02 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980070010A (ko) | 1998-10-26 |
| EP0858113A1 (en) | 1998-08-12 |
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| TW334593B (en) | 1998-06-21 |
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