JP2823393B2 - 半導体メモリ素子及びその製造方法 - Google Patents
半導体メモリ素子及びその製造方法Info
- Publication number
- JP2823393B2 JP2823393B2 JP3229223A JP22922391A JP2823393B2 JP 2823393 B2 JP2823393 B2 JP 2823393B2 JP 3229223 A JP3229223 A JP 3229223A JP 22922391 A JP22922391 A JP 22922391A JP 2823393 B2 JP2823393 B2 JP 2823393B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- region
- drain
- gate electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 24
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000002513 implantation Methods 0.000 description 21
- 150000002500 ions Chemical class 0.000 description 16
- 238000002955 isolation Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Description
その製造方法に関し、更に詳しくは半導体基板表面に形
成されるMOS型トランジスタと、そのドレイン領域と
ビットラインとを接続するビットコンタクトと、電荷蓄
積用のキャパシタと、トランジスタのソース領域と電荷
蓄積用のキャパシタの電極とを接続するストレージコン
タクトとからなるメモリセルを有する活性領域を複数個
備えたDRAM(ダイナミックランダム アクセス メ
モリ)用トランジスタの構造、及びその製造方法に関す
るものである。
ランジスタとしてのMOS型トランジスタは素子分離領
域、ゲート電極等が形成された後、イオン注入によって
ソース、ドレイン領域が形成される。CMOS、BiC
MOS等の素子で構成される周辺回路部には異種導電型
のトランジスタが存在するため(例えばNMOSFET
に対するPMOSFET)、イオン注入を防ぐため、レ
ジストパターンによってこれらの異種導電型トランジス
タを覆って通常の注入を行う。イオン注入角度はチャネ
リング効果を防ぐため、7°程度のイオン注入角度でも
ってSi基板面の法線方向からSi基板面側に対して傾
けて設定される。更に、セルトランジスタの短チャネル
効果を抑制する為、上記イオン注入の際にセルトランジ
スタ部の一部をレジストパターンで覆い、ゲート電極を
挟んでソースとドレイン領域が対面しない様に構成した
セルトランジスタ構造とその製造方法が提案されてい
る。前記発明ではレジストマスクパターンによって蓄積
電極と接続されるトランジスタの電極のN型領域が制限
されるセルトランジスタの製造方法が提案されている。
その後の検討でこの構造が蓄積電極部のリーク電流の低
減にも有用である事が明らかとなった。しかし同時に、
N型領域の面積がレジストパターンのアライメント精度
に依存するという問題点が明らかになった。MOSFE
Tのソース、ドレイン電極を形成する際のイオン注入
(特にNMOSの低濃度領域を形成するリンイオン注
入)では、ホットキャリア効果を低減し、MOSFET
の長寿命化を図るため、注入角度を十数度から数十度ま
で傾けて行なう方法が提案されている。この方法ではウ
ェハ上で異なる方向を向いたトランジスタに同じ作用を
与えるため、ウェハは連続回転ないしステップ回転させ
られる。一個のトランジスタに対しては様々の方向から
イオン注入される事となる。
費電流を低減するためには、セルキャパシタに蓄えられ
ている電荷の保持時間をできる限り引き延ばし、リフレ
ッシュ動作の間隔を長くする必要がある。そのために
は、セルキャパシタのリーク電流を低減する必要があ
り、リーク電流の大部分を占めるキャパシタの一電極が
接続されている接合のリーク電流を低減する事が課題と
なっている。
ば、半導体基板上に形成されたMIS型トランジスタで
あって、このトランジスタのソース/ドレイン領域が、
隣に配置するトランジスタのソース/ドレイン領域と共
有しないように、ゲート電極の隣接領域(近傍)にのみ
配置されている半導体メモリ素子が提供される。また、
別の観点から、半導体基板上に形成されるMIS型トラ
ンジスタの製造方法において、このトランジスタのソー
ス/ドレイン領域を、斜めイオン注入による隣接ゲート
電極の遮閉効果を利用して、隣に配置するトランジスタ
のソース/ドレイン領域と共有しないように、ゲート電
極の隣接領域(近傍)にのみ形成する半導体メモリ素子
の製造方法が提供される。これにより、イオン注入領域
がセルトランジスタを有する活性領域の全面を覆う場合
に比べ、イオン注入領域が限定されて半導体基板との接
合面積を減少できることで、接合容量及び接合リーク電
流の低減を図ることができる。さらに、この発明によれ
ば、半導体基板上に形成されるMIS型トランジスタの
製造方法において、このトランジスタのソース/ドレイ
ン領域を、斜めイオン注入と、隣接ゲート電極及びマス
クパターンの遮閉効果を利用して、隣に配置するトラン
ジスタのソース/ドレイン領域と共有しないように、ゲ
ート電極の隣接領域(近傍)にのみ、かつゲート電極を
挟んで互いに対面することなく形成する半導体メモリ素
子の製造方法が提供される。すなわち、セルトランジス
タのソース/ドレイン領域を形成するためのイオン注入
を行う際に、注入角度と注入方向を適切に選ぶことによ
り、隣接したゲート電極及びレジスタパターンによる陰
影効果を利用して、セルトランジスタのゲート電極に隣
接する領域にのみイオン注入を行う。特に、注入の際に
適切なマスクパターンをトランジスタ近傍に形成するこ
とにより、セルトランジスタのソース/ドレイン両領域
をゲート電極を挟んで対面しないように構成することが
でき、接合面積の縮小とともに、セルトランジスタの短
チャネル効果の抑制とビット線の寄生容量の低減を図る
ことができる。また、この発明では注入の際の適切なマ
スクパターンをトランジスタ隣接領域に形成することに
より、セルトランジスタのソース/ドレイン領域として
機能する領域にのみにイオン注入することができる。そ
のため、セルトランジスタを構成しないで単に配線とし
て機能している素子分離領域上のワード線の隣接領域に
は、イオンが注入されなくなり、素子分離部に不要な拡
散領域が形成されるのを防止でき、素子分離端とが接す
る接合部分の長さ分だけ減少し、またレジストパターン
により、ソース/ドレイン領域の面積が減少するため、
接合リークで大きなウェイトを占める素子分離端の接合
で発生するリーク電流を低減することができる。
お、それによってこの発明は限定を受けるものではな
い。
るメモリセルの配置図の一例を図1に示す。本実施例で
はセルトランジスタがNMOSFETで構成されている
場合について述べる。PMOSFETの場合も同様であ
る。セルトランジスタのゲート電極をなすワード線はD
RAMチップ上では、通常一方方向に整列しており、異
なるメモリセル領域のワード線が互いに直行する方向に
配置されていない場合を想定している。また、図2は、
セルトランジスタのソース、ドレインを形成するための
イオン注入を図に示す。図1において、1はSi基板、
2はV字型の活性領域、3はワード線としてのゲート電
極、4はセルトランジスタのソース側活性領域(N型ソ
ース)、5はセルトランジスタのドレイン側活性領域
(N型ドレイン)である。6はストレージコンタクト、
7はビットコンタクトである。また、図2において、8
は素子分離領域、9はワード線3aの近傍にもイオンが
注入されて形成された不必要なN型領域である。なお、
3aはセルトランジスタを構成しないで単に配線として
機能している部分のワード線である。更に、1つのV字
型の活性領域2内には、図2に示すように2個のMOS
型トランジスタが具備されており、それぞれのMOS型
トランジスタM1,M2 (図1では図示していない)は、
1つのゲート電極3と、ゲート電極3を挟んで互いに対
面して形成され、かつゲート電極3の近傍にのみ配設さ
れたソース4及びドレイン5からなる(図2参照)。す
なわち、1つのV字型の活性領域2内に形成されたMO
S型トランジスタM1,M2 はドレイン5を共有してはい
なくて、互いに独立して活性領域2内に存在している。
1つのV字型の活性領域2内でドレイン5を共有しない
トランジスタM1,M2 を形成するには、イオン注入角度
と注入方向を適切に選ぶことにより、特定の1つのゲー
ト電極3に隣接した2つのゲート電極による陰影効果を
利用して上記特定の1つのゲート電極近傍にのみ、イオ
ン注入を行なえば良い(図2参照)。以下特定の1つの
ゲート電極3に具備されるソース4、ドレイン5の形成
方法を説明する。図2において、N型のイオン(13)
の注入はワード線3,3に対してほぼ垂直な二方向から
行なう。注入角度θはゲート電極近傍にのみイオンが注
入される様、決定する。N型ソース4及びN型ドレイン
5となる部位は注入角度とワード線の高さで決定され
る。たとえば、トランジスタM1 のゲート電極3のゲー
ト長Lが0.3 μmで、ゲート高さd1 が0.3 μmであ
り、これと隣接したトランジスタM2との間隔D1 が0.6
μmで、トランジスタM2のゲート電極3のゲート高さ
d2 が0.3 μmであり、トランジスタM1 のゲート電極
3と隣接したゲート電極3a間の間隔D2 が0.6 μm
で、ゲート電極3aのゲート高さd3が0.3 μmである
場合には、注入角度θは45〜60°が好ましい。又、
蓄積電極のストレージコンタクト6及びビット線のコン
タクトホール7とN型ソース4及びN型ドレイン5が重
なる様に設定されねばならない。トランジスタM1 のゲ
ート電極3の近傍に幅Wが0.1 μmから0.3 μmのN型
ソース4及び幅Yが0.1 μmから0.3 μmのN型ドレイ
ン5を形成できる。勿論、トランジスタM2 のソース
4、ドレイン5も同時に形成されることは言うまでもな
い。このように本実施例では、トランジスタのソース、
ドレイン電極となる拡散領域が斜めイオン注入と隣接ゲ
ート電極の遮閉効果を利用してゲート電極の近傍にのみ
形成できる。通常のイオン注入では活性領域全体がN型
領域になってしまうのに対して、以上の構成により、ワ
ード線近傍にのみ自己整合的にN型領域を形成でき、N
型領域の面積を低減でき、結果的にセルキャパシタのリ
ーク電流を低減できる。しかも本実施例の形成方法で
は、N型領域となる部位は注入角度とワード線の高さで
決定される為、プロセスのバラツキの影響を受けにくい
利点を有する。なお、N型のイオン(1)の注入の際、
セル領域に位置するトランジスタM1,M 2 以外のトラン
ジスタはレジストで覆う。また、同時注入を行ってもよ
い。同時注入の場合であってもセル領域外はトランジス
タへのイオン注入は別途必要になる可能性が高く、この
場合にはセル領域はイオン注入されないようレジストパ
ターンで覆う必要がある。
工程において、該トランジスタのソース、ドレイン電極
となる拡散領域が、斜めイオン注入と隣接ゲート電極及
びマスクパターンの遮閉効果を利用してゲート電極の近
傍にのみ、ゲート電極を挟んで互いに対面することなく
形成するようにした本発明の第2の実施例を以下に示
す。第1の実施例との相違点はセルトランジスタのソー
ス、ドレイン領域がワード線を挟んで対面しない様にイ
オン注入マスクとなるレジストパターンが配置されてい
る点である。その他の点では第1の実施例と同様であ
る。DRAMを構成するメモリセルの配置図の一例を図
3に示す。また、図4はセルトランジスタのソース、ド
レインを形成するためのイオン注入工程を示す。イオン
注入はワード線に対してほぼ垂直な二方向から行なう注
入のみが有効である。それ以外の方向からの注入は注入
角度が大きい場合にはイオン注入マスク用レジストパタ
ーン(11)によって遮閉され、イオンはSi基板
(1)まで達しない。この時セル領域以外のトランジス
タはレジストで覆っても良いし、同時注入を行っても良
い。注入角度θはゲート電極近傍にのみイオンが注入さ
れる様、決定する。例えば、第1の実施例と同一条件の
場合、注入角度θは45〜60°が好ましい。又、蓄積
電極及びビット線のそれぞれのコンタクトホール6及び
7とN型領域4,5とが重なる様に設定されねばならな
い。通常のイオン注入では活性領域全体がN型領域にな
ってしまうのに対して、以上の構成により、ワード線近
傍にのみ自己整合的にN型領域を形成でき、N型領域の
面積を低減でき、結果的にセルキャパシタのリーク電流
を低減できる。同時にセルトランジスタのセルトランジ
スタのソース、ドレイン領域がワード線を挟んで対面し
ない為、セルトランジスタの短チャネル効果の抑制とビ
ット線容量の低減をより効果的に実現できる。
構成しないで単に配線として機能している素子分離領域
上のワード線の近傍でイオン注入マスク用レジストパタ
ーン(12)を用いてイオンを注入しないようにした本
発明の第3の実施例を以下に示す。上記第2の実施例と
の相違点はセルトランジスタのソース、ドレイン領域が
ワード線を挟んで対面しない様に配置する注入マスク1
2のパターン形状にある。その他の点では上記第2の実
施例2と同様である。DRAMを構成するメモリセルの
配置図の一例を図5に示す。また、図6はセルトランジ
スタのソース、ドレインを形成する為のイオン注入工程
を示す。イオン注入はワード線に対してほぼ垂直な二方
向から行なう注入のみが有効である。それ以外の方向か
らの注入は注入角度θを20°以上と大きい場合には注
入マスク用レジストパターン(12)によって遮閉され
イオンは基板1まで達しない。注入角度θはゲート電極
近傍にのみイオンが注入される様、上記のように決定し
た。この時セル領域以外のトランジスタはレジストで覆
っても良いし、同時注入を行っても良い。又、蓄積電極
やビット線のコンタクトホール(6)(7)とN型領域
(4)(5)がそれぞれ重なる様に設定されねばならな
い。上記第1及び第2の実施例ではセルトランジスタを
構成しないで単に配線として機能している部分のワード
線の近傍にもイオンが注入され不必要なN型領域9が形
成されていたが、第3の実施例ではレジストパターン1
2によって遮閉される為、セルトランジスタのソース、
ドレイン電極4、5として機能する領域にのみイオン注
入がなされ一層効果的である。通常のイオン注入では活
性領域全体がN型領域になってしまうのに対して、以上
の構成により、ワード線近傍にのみ自己整合的にN型領
域を形成でき、N型領域の面積を低減でき、結果的にセ
ルキャパシタのリーク電流を低減できる。同時にセルト
ランジスタのソース、ドレイン領域がワード線を挟んで
対面しない為、セルトランジスタの短チャネル効果の抑
制とビット線線容量の低減ができる。
形成する為のイオン注入を行なう際に、注入角度を適切
に選ぶことにより、セルトランジスタのゲート電極近傍
にのみ、イオン注入を自己整合的に行いソース、ドレイ
ンの面積を縮小する事ができ、セルキャパシタのリーク
電流を低減する事ができ、ポーズタイムの長いDRAM
を形成する事ができた。又、マスク合わせ精度等に依存
するバラツキが低減できた。特に、注入の際に適切なマ
スクをセルトランジスタ近傍に形成する事により、接合
面積の縮小と共に、セルトランジスタの短チャネル効果
の抑制とビット線の寄生容量の低減を図る事が同時に可
能となった。
る。
である。
る。
である。
る。
である。
Claims (4)
- 【請求項1】 半導体基板表面に形成されるセルトラン
ジスタと、そのドレイン領域とビットラインとを接続す
るビットコンタクトと、電荷蓄積用のキャパシタと、ト
ランジスタのソース領域と電荷蓄積用のキャパシタの電
極とを接続するストレージコンタクトとからなるメモリ
セルを少なくとも2つ有する活性領域を複数個備え、 セルトランジスタのソース/ドレイン領域が、隣に配置
するセルトランジスタのソース/ドレイン領域と共有し
ないように、ゲート電極の隣接領域にのみ配置されてい
ることを特徴とする半導体メモリ素子。 - 【請求項2】 半導体基板表面に形成されるセルトラン
ジスタと、そのドレイン領域とビットラインとを接続す
るビットコンタクトと、電荷蓄積用のキャパシタと、ト
ランジスタのソース領域と電荷蓄積用のキャパシタの電
極とを接続するストレージコンタクトとからなるメモリ
セルを少なくとも2つ有する活性領域を複数個備え、 セルトランジスタのソース/ドレイン領域が、隣に配置
するセルトランジスタのソース/ドレイン領域と共有し
ないように、ゲート電極の隣接領域にのみ配置され、か
つゲート電極を挟んで対面しないように配置されている
ことを特徴とする半導体メモリ素子。 - 【請求項3】 半導体基板表面に形成されるセルトラン
ジスタと、そのドレイン領域とビットラインとを接続す
るビットコンタクトと、電荷蓄積用のキャパシタと、ト
ランジスタのソース領域と電荷蓄積用のキャパシタの電
極とを接続するストレージコンタクトとからなるメモリ
セルを少なくとも2つ有する活性領域を複数個備えた半
導体メモリ素子を形成するに際して、 セルトランジスタのソース/ドレイン領域が、斜めイオ
ン注入と隣接ゲート電極の遮閉効果とを利用して、隣に
配置するセルトランジスタのソース/ドレイン領域と共
有しないように、ゲート電極の隣接領域にのみ形成する
ことを特徴とする半導体メモリ素子の製造方法。 - 【請求項4】 半導体基板表面に形成されるセルトラン
ジスタと、そのドレイン領域とビットラインとを接続す
るビットコンタクトと、電荷蓄積用のキャパシタと、ト
ランジスタのソース領域と電荷蓄積用のキャパシタの電
極とを接続するストレージコンタクトとからなるメモリ
セルを少なくとも2つ有する活性領域を複数個備えた半
導体メモリ素子を形成するに際して、 セルトランジスタのソース/ドレイン領域が、斜めイオ
ン注入と隣接ゲート電極及びマスクパターンの遮閉効果
とを利用して、隣に配置するセルトランジスタのソース
/ドレイン領域と共有しないように、ゲート電極の隣接
領域にのみ、かつゲート電極を挟んで対面しないように
形成することを特徴とする半導体メモリ素子。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3229223A JP2823393B2 (ja) | 1991-09-09 | 1991-09-09 | 半導体メモリ素子及びその製造方法 |
US08/201,706 US5355006A (en) | 1991-09-09 | 1994-02-25 | Semiconductor memory device with source and drain limited to areas near the gate electrodes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3229223A JP2823393B2 (ja) | 1991-09-09 | 1991-09-09 | 半導体メモリ素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0567750A JPH0567750A (ja) | 1993-03-19 |
JP2823393B2 true JP2823393B2 (ja) | 1998-11-11 |
Family
ID=16888762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3229223A Expired - Fee Related JP2823393B2 (ja) | 1991-09-09 | 1991-09-09 | 半導体メモリ素子及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5355006A (ja) |
JP (1) | JP2823393B2 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07221041A (ja) * | 1994-01-28 | 1995-08-18 | Sony Corp | 半導体装置の製造方法 |
US5478763A (en) * | 1995-01-19 | 1995-12-26 | United Microelectronics Corporation | High performance field effect transistor and method of manufacture thereof |
JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
US5627087A (en) * | 1996-03-11 | 1997-05-06 | United Microelectronics Corporation | Process for fabricating metal-oxide semiconductor (MOS) transistors based on lightly doped drain (LDD) structure |
JP3211865B2 (ja) * | 1996-05-31 | 2001-09-25 | 日本電気株式会社 | イオン注入方法 |
JPH10223775A (ja) * | 1997-01-31 | 1998-08-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US5896314A (en) * | 1997-03-05 | 1999-04-20 | Macronix International Co., Ltd. | Asymmetric flash EEPROM with a pocket to focus electron injection and a manufacturing method therefor |
TW359860B (en) * | 1997-03-24 | 1999-06-01 | United Microelectronics Corp | Method for producing metal oxide semiconductor element with light doped drain (LDD) region |
US6083794A (en) | 1997-07-10 | 2000-07-04 | International Business Machines Corporation | Method to perform selective drain engineering with a non-critical mask |
US5998246A (en) * | 1997-08-08 | 1999-12-07 | National Science Council Of Republic Of China | Self-aligned manufacturing method of a thin film transistor for forming a single-crystal bottom-gate and an offset drain |
US6121158A (en) * | 1997-08-13 | 2000-09-19 | Sony Corporation | Method for hardening a photoresist material formed on a substrate |
US5937289A (en) * | 1998-01-06 | 1999-08-10 | International Business Machines Corporation | Providing dual work function doping |
IT1301729B1 (it) * | 1998-06-16 | 2000-07-07 | St Microelectronics Srl | Processo per il drogaggio selettivo di una fetta di materialesemiconduttore mediante impiantazione ionica. |
JP2000031475A (ja) * | 1998-07-10 | 2000-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6312997B1 (en) | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
US5943576A (en) * | 1998-09-01 | 1999-08-24 | National Semiconductor Corporation | Angled implant to build MOS transistors in contact holes |
JP2001111040A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
US6350656B1 (en) * | 2000-01-31 | 2002-02-26 | United Microelectronics Corp. | SEG combined with tilt side implant process |
US6284603B1 (en) | 2000-07-12 | 2001-09-04 | Chartered Semiconductor Manufacturing Inc. | Flash memory cell structure with improved channel punch-through characteristics |
US6489223B1 (en) | 2001-07-03 | 2002-12-03 | International Business Machines Corporation | Angled implant process |
US7335545B2 (en) * | 2002-06-07 | 2008-02-26 | Amberwave Systems Corporation | Control of strain in device layers by prevention of relaxation |
DE10240429A1 (de) * | 2002-09-02 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur |
US6828202B1 (en) * | 2002-10-01 | 2004-12-07 | T-Ram, Inc. | Semiconductor region self-aligned with ion implant shadowing |
US7648881B2 (en) * | 2003-01-10 | 2010-01-19 | Samsung Electronics Co., Ltd. | Non-volatile memory devices with charge storage insulators and methods of fabricating such devices |
US6864145B2 (en) * | 2003-06-30 | 2005-03-08 | Intel Corporation | Method of fabricating a robust gate dielectric using a replacement gate flow |
US7294882B2 (en) * | 2004-09-28 | 2007-11-13 | Sandisk Corporation | Non-volatile memory with asymmetrical doping profile |
KR20090036698A (ko) * | 2007-10-10 | 2009-04-15 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
JP2009218580A (ja) * | 2008-03-06 | 2009-09-24 | Toshiba Corp | 2方向ハロ注入 |
CN102130165B (zh) * | 2010-01-18 | 2013-03-13 | 上海华虹Nec电子有限公司 | Ldmos器件的源区及其制造方法 |
US9425099B2 (en) * | 2014-01-16 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel with a counter-halo implant to improve analog gain |
US9224814B2 (en) | 2014-01-16 | 2015-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process design to improve transistor variations and performance |
US9184234B2 (en) | 2014-01-16 | 2015-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor design |
US9236445B2 (en) | 2014-01-16 | 2016-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor having replacement gate and epitaxially grown replacement channel region |
US9525031B2 (en) | 2014-03-13 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial channel |
US9419136B2 (en) | 2014-04-14 | 2016-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dislocation stress memorization technique (DSMT) on epitaxial channel devices |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
JPS62142318A (ja) * | 1985-12-17 | 1987-06-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH0787219B2 (ja) * | 1986-09-09 | 1995-09-20 | 三菱電機株式会社 | 半導体記憶装置 |
JPS6473769A (en) * | 1987-09-16 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
JP2777896B2 (ja) * | 1989-01-20 | 1998-07-23 | 富士通株式会社 | 半導体記憶装置 |
JPH0821690B2 (ja) * | 1990-03-19 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
-
1991
- 1991-09-09 JP JP3229223A patent/JP2823393B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-25 US US08/201,706 patent/US5355006A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5355006A (en) | 1994-10-11 |
JPH0567750A (ja) | 1993-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2823393B2 (ja) | 半導体メモリ素子及びその製造方法 | |
KR0121992B1 (ko) | 반도체장치 및 그 제조방법 | |
US5448090A (en) | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction | |
US6194776B1 (en) | Semiconductor circuit device having triple-well structure in semiconductor substrate, method of fabricating the same, and mask device for fabrication of the same | |
US6767787B2 (en) | Methods of forming integrated circuits using masks to provide ion implantation shielding to portions of a substrate adjacent to an isolation region therein | |
US5484739A (en) | Method for manufacturing a CMOS semiconductor device | |
US6458665B1 (en) | Halo ion implantation method for fabricating a semiconductor device | |
US20040007729A1 (en) | Semiconductor device and manufacturing method thereof | |
US20040106253A1 (en) | Semiconductor processing methods of forming integrated circuitry | |
US6645806B2 (en) | Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions | |
JP2002198500A (ja) | 半導体集積回路装置およびその製造方法 | |
US7524715B2 (en) | Memory cell transistor having different source/drain junction profiles connected to DC node and BC node and manufacturing method thereof | |
US6198128B1 (en) | Method of manufacturing a semiconductor device, and semiconductor device | |
US6111283A (en) | Triple well structure | |
JP2003100904A (ja) | 半導体集積回路装置及びその製造方法 | |
KR20040061840A (ko) | 반도체 소자의 워드라인 패터닝 방법 | |
US5241205A (en) | Semiconductor memory device | |
US20040124491A1 (en) | Semiconductor device having high impurity concentration region and low impurity concentration region in side surface of active region | |
JP2933818B2 (ja) | 半導体装置及びその製造方法 | |
US6380575B1 (en) | DRAM trench cell | |
US6849893B2 (en) | Semiconductor circuit structure and method for fabricating the semiconductor circuit structure | |
JP2738604B2 (ja) | 半導体記憶装置 | |
EP0468218B1 (en) | Semiconductor memory device | |
JP3128896B2 (ja) | 半導体記憶装置およびその製造方法 | |
US6316341B1 (en) | Method for cell pass transistor design in DRAM process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090904 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090904 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100904 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |