JP2003100904A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JP2003100904A JP2003100904A JP2002207064A JP2002207064A JP2003100904A JP 2003100904 A JP2003100904 A JP 2003100904A JP 2002207064 A JP2002207064 A JP 2002207064A JP 2002207064 A JP2002207064 A JP 2002207064A JP 2003100904 A JP2003100904 A JP 2003100904A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity
- impurity region
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 185
- 239000000758 substrate Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 10
- 230000005260 alpha ray Effects 0.000 abstract description 9
- 239000000969 carrier Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 108091008663 GR-A Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 α線ソフトエラー対策の埋め込み不純物層を
設け、かつ電位供給のための配線を少なくすることがで
きるＳＲＡＭを有する半導体集積回路装置を提供する。 【解決手段】 中間層として埋め込まれるＮ型層Ｂ-N上
にＮウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互
に配列されている。斜線部が１つのメモリセルに使われ
る領域であって、この斜線部領域を単位領域としてアレ
イ状にメモリセル（図示せず）が集積される。ウェル領
域ＰＷＥＬへの接地電位ＶＳＳ供給は、ウェル領域ＰＷ
ＥＬの周囲に設けられたガードリング領域ＧＲで達成さ
れる。すなわち、ガードリング領域ＧＲに接地電位ＶＳ
Ｓ供給用の配線が電気的に接続される。
設け、かつ電位供給のための配線を少なくすることがで
きるＳＲＡＭを有する半導体集積回路装置を提供する。 【解決手段】 中間層として埋め込まれるＮ型層Ｂ-N上
にＮウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互
に配列されている。斜線部が１つのメモリセルに使われ
る領域であって、この斜線部領域を単位領域としてアレ
イ状にメモリセル（図示せず）が集積される。ウェル領
域ＰＷＥＬへの接地電位ＶＳＳ供給は、ウェル領域ＰＷ
ＥＬの周囲に設けられたガードリング領域ＧＲで達成さ
れる。すなわち、ガードリング領域ＧＲに接地電位ＶＳ
Ｓ供給用の配線が電気的に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化が要求さ
れる半導体集積回路装置及びその製造方法に関するもの
である。
れる半導体集積回路装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路を含む半導体基板内に放
射線が入射すると、半導体基板原子との相互作用により
入射する放射線粒子がエネルギーを失う過程で電子・正
孔対を発生する。発生した電子あるいは正孔による信号
はノイズとなって半導体集積回路装置の誤動作を引き起
こすことがある。
射線が入射すると、半導体基板原子との相互作用により
入射する放射線粒子がエネルギーを失う過程で電子・正
孔対を発生する。発生した電子あるいは正孔による信号
はノイズとなって半導体集積回路装置の誤動作を引き起
こすことがある。
【０００３】特にα線は半導体基板内に多数の電子・正
孔対（以下、キャリアという）を発生させる。例えば、
α線がシリコンに入射した場合、飛程は約２５μｍであ
り、その軌跡に沿って１．４×１０6個の電子・正孔対
が発生する。発生した少数キャリアが集積回路素子領域
に流れ込むと、集積回路素子領域の不純物領域の電位が
変化してソフトエラーを引き起こすことになる。
孔対（以下、キャリアという）を発生させる。例えば、
α線がシリコンに入射した場合、飛程は約２５μｍであ
り、その軌跡に沿って１．４×１０6個の電子・正孔対
が発生する。発生した少数キャリアが集積回路素子領域
に流れ込むと、集積回路素子領域の不純物領域の電位が
変化してソフトエラーを引き起こすことになる。
【０００４】例えば、Ｐ型基板上にＮ+拡散層が形成さ
れている場合、少数キャリア捕集過程は次のようであ
る。空乏層内で発生した少数キャリア（この場合は電子
である）は空乏層内に印加されている電界により集積回
路素子領域に流れ込む。基板で発生した少数キャリアは
拡散により基板内部に広がっていく。拡散した少数キャ
リアのうち空乏層に到達したものは不純物領域に流れ込
み、その他は、半導体基板内で正孔と再結合するか半導
体基板側の電極に流れ込むことになる。
れている場合、少数キャリア捕集過程は次のようであ
る。空乏層内で発生した少数キャリア（この場合は電子
である）は空乏層内に印加されている電界により集積回
路素子領域に流れ込む。基板で発生した少数キャリアは
拡散により基板内部に広がっていく。拡散した少数キャ
リアのうち空乏層に到達したものは不純物領域に流れ込
み、その他は、半導体基板内で正孔と再結合するか半導
体基板側の電極に流れ込むことになる。
【０００５】半導体集積回路装置の場合、半導体パッケ
ージ材や配線の金属中に微量に含まれる放射性元素から
α線が出る場合がある。このα線が、半導体集積回路装
置に入射した時に多量の電子・正孔対を生成し、半導体
メモリ等の半導体集積回路に記憶された情報を破壊する
場合がある。このような場合、半導体集積回路装置は、
α線ソフトエラーを引き起こす場合がある。
ージ材や配線の金属中に微量に含まれる放射性元素から
α線が出る場合がある。このα線が、半導体集積回路装
置に入射した時に多量の電子・正孔対を生成し、半導体
メモリ等の半導体集積回路に記憶された情報を破壊する
場合がある。このような場合、半導体集積回路装置は、
α線ソフトエラーを引き起こす場合がある。
【０００６】そこで、このようなα線ソフトエラー対策
のため、埋め込み不純物層を設ける技術が知られてい
る。すなわち、メモリセルアレイを構成する集積回路素
子の下部全体に埋め込み不純物層を設けることにより、
α線入射時に生成される少数キャリアが集積回路素子領
域へ流れ込むのを防止する。
のため、埋め込み不純物層を設ける技術が知られてい
る。すなわち、メモリセルアレイを構成する集積回路素
子の下部全体に埋め込み不純物層を設けることにより、
α線入射時に生成される少数キャリアが集積回路素子領
域へ流れ込むのを防止する。
【０００７】半導体集積回路のうち、ＤＲＡＭ（ダイナ
ミックＲＡＭ）に比べて大集積化が困難なＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）においても、高
集積化が推し進められている。ＳＲＡＭは高速読み出し
に利点があり、携帯機器等の部品数が制限されるシステ
ムやパーソナルコンピュータ、ワークステーションなど
のキャッシュメモリに適している。ＳＲＡＭには、α線
ソフトエラー対策のために、埋め込み不純物層を有する
ものが多い。
ミックＲＡＭ）に比べて大集積化が困難なＳＲＡＭ（ス
タティック型ランダムアクセスメモリ）においても、高
集積化が推し進められている。ＳＲＡＭは高速読み出し
に利点があり、携帯機器等の部品数が制限されるシステ
ムやパーソナルコンピュータ、ワークステーションなど
のキャッシュメモリに適している。ＳＲＡＭには、α線
ソフトエラー対策のために、埋め込み不純物層を有する
ものが多い。
【０００８】ＳＲＡＭの１ビット情報を記憶する単位回
路（メモリセル）は、フリップフロップ回路を基本構成
とし、ＣＭＯＳ回路が不可欠である。半導体基板にＮウ
ェル領域、Ｐウェル領域を設け、メモリセルを形成す
る。
路（メモリセル）は、フリップフロップ回路を基本構成
とし、ＣＭＯＳ回路が不可欠である。半導体基板にＮウ
ェル領域、Ｐウェル領域を設け、メモリセルを形成す
る。
【０００９】図４（ａ），（ｂ）は、それぞれＳＲＡＭ
のメモリセル領域を示し、（ａ）はウェルの平面図、
（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。図
４（ａ）に示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェ
ル領域ＰＷＥＬが交互に配列されている。斜線部が１つ
のメモリセルに使われる領域であり、少なくとも各ウェ
ルが図示しない素子分離膜（例えば、トレンチアイソレ
ーション等）で絶縁分離されている。この斜線部領域を
単位領域として、メモリセル（図示せず）がアレイ状に
集積される。
のメモリセル領域を示し、（ａ）はウェルの平面図、
（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。図
４（ａ）に示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェ
ル領域ＰＷＥＬが交互に配列されている。斜線部が１つ
のメモリセルに使われる領域であり、少なくとも各ウェ
ルが図示しない素子分離膜（例えば、トレンチアイソレ
ーション等）で絶縁分離されている。この斜線部領域を
単位領域として、メモリセル（図示せず）がアレイ状に
集積される。
【００１０】図４（ｂ）に示すように、ＮＷＥＬ、ＰＷ
ＥＬの各ウェル領域下に、各ウェル領域に隣接して埋め
込み不純物層が設けられている。ここでは、埋め込み不
純物層としてＮ型層Ｂ−Ｎが設けられている。Ｎ型層Ｂ
-Nは、例えばＰ型基板Ｐ-subにディープ・ウェルを形成
することにより構成される。Ｎ型層Ｂ−Ｎは、例えば１
つのメモリセルブロック全体に敷設される。これによ
り、α線入射時に生成される少数キャリアが集積回路素
子領域へ流れ込むのを防止する。
ＥＬの各ウェル領域下に、各ウェル領域に隣接して埋め
込み不純物層が設けられている。ここでは、埋め込み不
純物層としてＮ型層Ｂ−Ｎが設けられている。Ｎ型層Ｂ
-Nは、例えばＰ型基板Ｐ-subにディープ・ウェルを形成
することにより構成される。Ｎ型層Ｂ−Ｎは、例えば１
つのメモリセルブロック全体に敷設される。これによ
り、α線入射時に生成される少数キャリアが集積回路素
子領域へ流れ込むのを防止する。
【００１１】図５は、ＳＲＡＭのメモリセルの一例を示
す回路図である。電源−接地間のＰチャネルＭＩＳトラ
ンジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジ
スタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳイン
バータの入出力を接続し合い、フリップフロップＦＦ
１，ＦＦ２が構成されている。
す回路図である。電源−接地間のＰチャネルＭＩＳトラ
ンジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジ
スタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳイン
バータの入出力を接続し合い、フリップフロップＦＦ
１，ＦＦ２が構成されている。
【００１２】選択用トランジスタＱｓは、ワード線ＷＬ
の電位制御によって、ビット線ＢＬＬとＢＬＲにおける
各信号（書き込みまたは読み出しのデータ）の伝達に寄
与する。選択用トランジスタＱｓは、ＰチャネルＭＩＳ
トランジスタで構成される場合、またはＮチャネルＭＩ
Ｓトランジスタで構成される場合がある。
の電位制御によって、ビット線ＢＬＬとＢＬＲにおける
各信号（書き込みまたは読み出しのデータ）の伝達に寄
与する。選択用トランジスタＱｓは、ＰチャネルＭＩＳ
トランジスタで構成される場合、またはＮチャネルＭＩ
Ｓトランジスタで構成される場合がある。
【００１３】ＳＲＡＭセルはこのような構成により、電
源電圧ＶＤＤを印加している限り継続的に記憶された情
報が維持され、リフレッシュ動作は不要である。ＣＭＯ
Ｓ回路によって、スタンバイ時の消費電流は極めて小さ
く、かつ高速なアクセス時間が実現される。
源電圧ＶＤＤを印加している限り継続的に記憶された情
報が維持され、リフレッシュ動作は不要である。ＣＭＯ
Ｓ回路によって、スタンバイ時の消費電流は極めて小さ
く、かつ高速なアクセス時間が実現される。
【００１４】ＰチャネルＭＩＳトランジスタＱｐ１、Ｑ
ｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２
は、それぞれ図４（ａ），（ｂ）のＮウェル領域ＮＷＥ
Ｌ、Ｐウェル領域ＮＷＥＬのいずれかに形成される。ま
た、選択用トランジスタＱｓも上記Ｎウェル領域ＮＷＥ
ＬまたはＰウェル領域ＮＷＥＬのいずれかに形成され
る。
ｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２
は、それぞれ図４（ａ），（ｂ）のＮウェル領域ＮＷＥ
Ｌ、Ｐウェル領域ＮＷＥＬのいずれかに形成される。ま
た、選択用トランジスタＱｓも上記Ｎウェル領域ＮＷＥ
ＬまたはＰウェル領域ＮＷＥＬのいずれかに形成され
る。
【００１５】上述のような構成のＳＲＡＭセルにおい
て、電源電圧ＶＤＤは、Ｎウェル領域ＮＷＥＬ及びその
上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、
Ｑｐ２のソース領域となる不純物領域に供給される。電
源電圧ＶＤＤは、図示しない電源パッドに繋がるそれぞ
れ所定箇所に配された電源ラインからビアを介して供給
される。
て、電源電圧ＶＤＤは、Ｎウェル領域ＮＷＥＬ及びその
上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、
Ｑｐ２のソース領域となる不純物領域に供給される。電
源電圧ＶＤＤは、図示しない電源パッドに繋がるそれぞ
れ所定箇所に配された電源ラインからビアを介して供給
される。
【００１６】一方、接地電位ＶＳＳは、Ｐウェル領域Ｐ
ＷＥＬ及びその上に構成されるＮチャネルＭＩＳトラン
ジスタＱｎ１、Ｑｎ２のドレイン領域となる不純物領域
につながる。また、Ｐウェル領域ＰＷＥＬには高濃度Ｐ
型領域のＰ+タップがセル毎（あるいは所定距離おき）
にとられる。各セルのＰ+タップはそれぞれ所定箇所に
配された配線と電気的に接続され、図示しないグランド
パッドに接続される。
ＷＥＬ及びその上に構成されるＮチャネルＭＩＳトラン
ジスタＱｎ１、Ｑｎ２のドレイン領域となる不純物領域
につながる。また、Ｐウェル領域ＰＷＥＬには高濃度Ｐ
型領域のＰ+タップがセル毎（あるいは所定距離おき）
にとられる。各セルのＰ+タップはそれぞれ所定箇所に
配された配線と電気的に接続され、図示しないグランド
パッドに接続される。
【００１７】
【発明が解決しようとする課題】上述のＳＲＡＭセルに
おいて、α線ソフトエラー対策のため、第１の導電型の
埋め込み不純物層が設けられている。この場合、第１の
導電型の不純物領域である各第１のウェル領域は、埋め
込み不純物層に電気的に接続される。この場合、埋め込
み不純物層と複数の第１のウェル領域には、一の配線で
電位を供給することができる。対して、第２の導電型の
不純物領域である第２のウェル領域には、各第２のウェ
ル領域に配線及び配線接続領域に高濃度の第２の導電型
の不純物領域（以下、この不純物領域をタップという）
を設けていた。すなわち、配線（及びタップ）の配設
が、所定の距離毎に必要となっている。配線またはタッ
プの配備は、セル面積の縮小化を妨げる要因の一つとな
っていた。
おいて、α線ソフトエラー対策のため、第１の導電型の
埋め込み不純物層が設けられている。この場合、第１の
導電型の不純物領域である各第１のウェル領域は、埋め
込み不純物層に電気的に接続される。この場合、埋め込
み不純物層と複数の第１のウェル領域には、一の配線で
電位を供給することができる。対して、第２の導電型の
不純物領域である第２のウェル領域には、各第２のウェ
ル領域に配線及び配線接続領域に高濃度の第２の導電型
の不純物領域（以下、この不純物領域をタップという）
を設けていた。すなわち、配線（及びタップ）の配設
が、所定の距離毎に必要となっている。配線またはタッ
プの配備は、セル面積の縮小化を妨げる要因の一つとな
っていた。
【００１８】本発明は上記のような事情を考慮してなさ
れたもので、α線ソフトエラー対策の埋め込み不純物層
を設けつつ、第２のウェル領域毎の配線または接地用タ
ップを省略することができ、必要な配線（及びタップ）
を少なくすることができるＳＲＡＭを有する半導体装置
を提供しようとするものである。
れたもので、α線ソフトエラー対策の埋め込み不純物層
を設けつつ、第２のウェル領域毎の配線または接地用タ
ップを省略することができ、必要な配線（及びタップ）
を少なくすることができるＳＲＡＭを有する半導体装置
を提供しようとするものである。
【００１９】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、半導体基板と、前記半導体基板に設けられ
た第１導電型の埋め込み不純物層と、前記半導体基板に
おいて、前記埋め込み不純物層の上方に設けられた第１
のウェル領域となる第１導電型の第１の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方
に前記第１の不純物領域に近接して設けられ、第２のウ
ェル領域となる前記第１の導電型と逆導電型の第２導電
型の第２の不純物領域と、前記半導体基板において、前
記第１の不純物領域と前記第２の不純物領域とを含む領
域の周囲に設けられ、前記第２の不純物領域に電気的に
接続するガードリング領域となる前記第２の導電型の第
３の不純物領域と、を具備することを特徴とする。
回路装置は、半導体基板と、前記半導体基板に設けられ
た第１導電型の埋め込み不純物層と、前記半導体基板に
おいて、前記埋め込み不純物層の上方に設けられた第１
のウェル領域となる第１導電型の第１の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方
に前記第１の不純物領域に近接して設けられ、第２のウ
ェル領域となる前記第１の導電型と逆導電型の第２導電
型の第２の不純物領域と、前記半導体基板において、前
記第１の不純物領域と前記第２の不純物領域とを含む領
域の周囲に設けられ、前記第２の不純物領域に電気的に
接続するガードリング領域となる前記第２の導電型の第
３の不純物領域と、を具備することを特徴とする。
【００２０】本発明に係る半導体集積回路装置によれ
ば、第１の不純物領域及び第２の不純物領域の周囲に第
２の不純物領域に電位を供給するためのガードリング領
域となる第３の不純物領域が設けられる。これにより、
ソフトエラー対策の第２導電型の埋め込み不純物層は設
けられたまま、ガードリング領域から第２の不純物領域
に電位を供給することができる。
ば、第１の不純物領域及び第２の不純物領域の周囲に第
２の不純物領域に電位を供給するためのガードリング領
域となる第３の不純物領域が設けられる。これにより、
ソフトエラー対策の第２導電型の埋め込み不純物層は設
けられたまま、ガードリング領域から第２の不純物領域
に電位を供給することができる。
【００２１】また、本発明の集積回路素子の製造方法
は、半導体基板に第１導電型の不純物を注入することに
より、埋め込み不純物層を形成する工程と、前記半導体
基板に前記第１の導電型の不純物を注入することによ
り、前記埋め込み不純物層の上方に、第１のウェル領域
となる第１の不純物領域を形成する工程と、前記半導体
基板に前記第１の導電型と逆導電型の第２の導電型の不
純物を注入することにより、前記埋め込み不純物層の上
方であって前記第１の不純物領域に近接する領域に、第
２のウェル領域となる第２の不純物領域を形成する工程
と、前記半導体基板に前記第２の導電型の不純物を注入
することにより、前記第１の不純物領域と前記第２の不
純物領域とを含む領域の周囲に、前記第２の不純物領域
に電気的に接続するガードリング領域となる第３の不純
物領域を形成する工程と、を具備することを特徴とす
る。
は、半導体基板に第１導電型の不純物を注入することに
より、埋め込み不純物層を形成する工程と、前記半導体
基板に前記第１の導電型の不純物を注入することによ
り、前記埋め込み不純物層の上方に、第１のウェル領域
となる第１の不純物領域を形成する工程と、前記半導体
基板に前記第１の導電型と逆導電型の第２の導電型の不
純物を注入することにより、前記埋め込み不純物層の上
方であって前記第１の不純物領域に近接する領域に、第
２のウェル領域となる第２の不純物領域を形成する工程
と、前記半導体基板に前記第２の導電型の不純物を注入
することにより、前記第１の不純物領域と前記第２の不
純物領域とを含む領域の周囲に、前記第２の不純物領域
に電気的に接続するガードリング領域となる第３の不純
物領域を形成する工程と、を具備することを特徴とす
る。
【００２２】本発明に係る半導体集積回路装置の製造方
法によれば、第１の不純物領域及び第２の不純物領域の
周囲に第２の不純物領域に電位を供給するためのガード
リング領域となる第３の不純物領域が設けられる。これ
により、ソフトエラー対策の第２導電型の埋め込み不純
物層は設けられたまま、ガードリング領域から第２の不
純物領域に電位を供給できる半導体集積回路装置を供給
することができる。
法によれば、第１の不純物領域及び第２の不純物領域の
周囲に第２の不純物領域に電位を供給するためのガード
リング領域となる第３の不純物領域が設けられる。これ
により、ソフトエラー対策の第２導電型の埋め込み不純
物層は設けられたまま、ガードリング領域から第２の不
純物領域に電位を供給できる半導体集積回路装置を供給
することができる。
【００２３】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体集積回路装置の要部を示す概略平面図であり、
セルブロックを示す回路図である。図１において、セル
ブロックは、ＳＲＡＭセルブロックを示す。セルブロッ
クは、半導体基板に中間層として埋め込まれる第１の導
電型の不純物領域である埋め込み不純物層を含む。埋め
込み不純物層の上方には、第１のウェル領域となる第１
の導電型の不純物領域（以下、第１の不純物領域とい
う）と、第２のウェル領域となる第２の導電型の不純物
領域（以下、第２の不純物領域という）が設けられてい
る。第１の導電型は、第２の導電型の逆導電型である。
図１に示すように、第１のウェル領域及び第２のウェル
領域とは、それぞれ、Ｐウェル領域（ＰＷＥＬ）及びＮ
ウェル領域（ＮＷＥＬ）のいずれか一方である。図１に
示すように、１つのセルブロック内には、第１のウェル
領域と第２のウェル領域とが、それぞれ複数設けられて
いてもよい。また、第１のウェル領域と第２のウェル領
域とが、交互に複数設けられていてもよい。例えば、図
１に示すように、埋め込み不純物層の上に、Ｎウェル領
域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されて
いてもよい。例えば、図１に示す斜線部が、１つのメモ
リセルに使われる領域である。１つのメモリセルは、少
なくとも第１の不純物領域と第２の不純物領域を含み、
少なくとも６つの集積回路素子を有している。各ウェル
領域、または、各集積回路素子領域の間には、図示しな
い素子分離絶縁膜が設けられている。メモリセルは、斜
線部領域を単位領域として、アレイ状に集積されてい
る。
る半導体集積回路装置の要部を示す概略平面図であり、
セルブロックを示す回路図である。図１において、セル
ブロックは、ＳＲＡＭセルブロックを示す。セルブロッ
クは、半導体基板に中間層として埋め込まれる第１の導
電型の不純物領域である埋め込み不純物層を含む。埋め
込み不純物層の上方には、第１のウェル領域となる第１
の導電型の不純物領域（以下、第１の不純物領域とい
う）と、第２のウェル領域となる第２の導電型の不純物
領域（以下、第２の不純物領域という）が設けられてい
る。第１の導電型は、第２の導電型の逆導電型である。
図１に示すように、第１のウェル領域及び第２のウェル
領域とは、それぞれ、Ｐウェル領域（ＰＷＥＬ）及びＮ
ウェル領域（ＮＷＥＬ）のいずれか一方である。図１に
示すように、１つのセルブロック内には、第１のウェル
領域と第２のウェル領域とが、それぞれ複数設けられて
いてもよい。また、第１のウェル領域と第２のウェル領
域とが、交互に複数設けられていてもよい。例えば、図
１に示すように、埋め込み不純物層の上に、Ｎウェル領
域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されて
いてもよい。例えば、図１に示す斜線部が、１つのメモ
リセルに使われる領域である。１つのメモリセルは、少
なくとも第１の不純物領域と第２の不純物領域を含み、
少なくとも６つの集積回路素子を有している。各ウェル
領域、または、各集積回路素子領域の間には、図示しな
い素子分離絶縁膜が設けられている。メモリセルは、斜
線部領域を単位領域として、アレイ状に集積されてい
る。
【００２４】図２は、図１のＦ２−Ｆ２線に沿う要部を
示す断面図である。第１及び第２の不純物領域は、埋め
込み不純物層に接していてもよいし、重複していてもよ
い。少なくとも、第１の不純物領域が埋め込み不純物層
に接しているか、重複している場合、第１の不純物領域
に電位を供給すれば、埋め込み不純物層にも同電位を供
給することができる。例えば、図１、２で示すように、
Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが、Ｂ−
Ｎに接して設けられている。
示す断面図である。第１及び第２の不純物領域は、埋め
込み不純物層に接していてもよいし、重複していてもよ
い。少なくとも、第１の不純物領域が埋め込み不純物層
に接しているか、重複している場合、第１の不純物領域
に電位を供給すれば、埋め込み不純物層にも同電位を供
給することができる。例えば、図１、２で示すように、
Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが、Ｂ−
Ｎに接して設けられている。
【００２５】このように埋め込み不純物層を設けること
により、α線入射時に生成される少数キャリアが集積回
路素子領域へ流れ込むのを防止することができる。第１
のウェル領域においては、ＰチャネルＭＩＳトランジス
タＱｐ、ＮチャネルＭＩＳトランジスタＱｎのいずれか
一方が設けられており、第２のウェル領域において、Ｐ
チャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳト
ランジスタＱｎの他方が設けられている。これらのトラ
ンジスタＱｎ、Ｑｐは、各ウェル領域に複数個設けられ
ていてもよい。セルブロックには、ＰチャネルＭＩＳト
ランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎを
含むＣＭＩＳ回路を有するセルが複数構成される。
により、α線入射時に生成される少数キャリアが集積回
路素子領域へ流れ込むのを防止することができる。第１
のウェル領域においては、ＰチャネルＭＩＳトランジス
タＱｐ、ＮチャネルＭＩＳトランジスタＱｎのいずれか
一方が設けられており、第２のウェル領域において、Ｐ
チャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳト
ランジスタＱｎの他方が設けられている。これらのトラ
ンジスタＱｎ、Ｑｐは、各ウェル領域に複数個設けられ
ていてもよい。セルブロックには、ＰチャネルＭＩＳト
ランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎを
含むＣＭＩＳ回路を有するセルが複数構成される。
【００２６】セルを構成するＣＭＯＳ回路において、電
源電圧ＶＤＤは、ＰチャネルＭＩＳトランジスタＱｐの
ソース領域及びＮウェル領域ＮＷＥＬに供給される。ま
た、接地電位ＶＳＳはＮチャネルＭＩＳトランジスタの
ソース領域及びウェル領域ＰＷＥＬに供給される。な
お、Ｎ型層Ｂ−ＮはＮウェル領域ＮＷＥＬに電気的に接
続されているため、Ｎ型層Ｂ−ＮにはＮＷＥＬ電位が供
給される。
源電圧ＶＤＤは、ＰチャネルＭＩＳトランジスタＱｐの
ソース領域及びＮウェル領域ＮＷＥＬに供給される。ま
た、接地電位ＶＳＳはＮチャネルＭＩＳトランジスタの
ソース領域及びウェル領域ＰＷＥＬに供給される。な
お、Ｎ型層Ｂ−ＮはＮウェル領域ＮＷＥＬに電気的に接
続されているため、Ｎ型層Ｂ−ＮにはＮＷＥＬ電位が供
給される。
【００２７】図１、図２に示すように、この実施形態に
おいては、半導体基板に、少なくとも第１の不純物領域
と第２の不純物領域とを含む領域を囲んだガードリング
領域ＧＲとなる第２の導電型の第３の不純物領域が設け
られている。ガードリング領域ＧＲとなる不純物領域
は、埋め込み不純物層となる不純物領域と逆の導電型を
示す。第３の不純物領域は、少なくとも第２の不純物領
域に接している、または、重複している。すなわち、第
３の不純物領域と第２の不純物領域とは、電気的に接続
している。従って、例えば、図１から３に示すように、
埋め込み不純物層がＮ型の不純物領域である場合、Ｐ型
の不純物領域であるガードリング領域が設けられ、ガー
ドリング領域ＧＲに電気的に接続した配線により、Ｐウ
ェル領域（ＰＷＥＬ）に接地電位ＶＳＳを供給する。配
線は、金属配線でもよいし、ポリシリコン等からなる配
線であってもよい。これによれば、ガードリング領域Ｇ
Ｒから、第２のウェル領域に電位が供給される。ガード
リング領域ＧＲとなる第３の不純物領域は、図３に示す
ように、埋め込み不純物層の上方に設けられていてもよ
い。この場合、アルファ線によるソフトエラーをより効
果的に防ぐことができる。ガードリング領域は、第１の
ウェル領域と第２のウェル領域とが交互に複数設けられ
ている領域の周囲に設けられてもよい。半導体基板のガ
ードリング領域ＧＲにおける配線接続箇所には、タップ
領域ＴＡＰが設けられてもよい。タップ領域ＴＡＰと
は、ガードリング領域ＧＲにおける第２の導電型の不純
物の濃度よりも高濃度の第２の導電型の不純物を含む領
域である。例えば、図１に示すように、半導体基板のガ
ードリング領域ＧＲに、Ｐ+タップＴＡＰが配設されて
もよい。
おいては、半導体基板に、少なくとも第１の不純物領域
と第２の不純物領域とを含む領域を囲んだガードリング
領域ＧＲとなる第２の導電型の第３の不純物領域が設け
られている。ガードリング領域ＧＲとなる不純物領域
は、埋め込み不純物層となる不純物領域と逆の導電型を
示す。第３の不純物領域は、少なくとも第２の不純物領
域に接している、または、重複している。すなわち、第
３の不純物領域と第２の不純物領域とは、電気的に接続
している。従って、例えば、図１から３に示すように、
埋め込み不純物層がＮ型の不純物領域である場合、Ｐ型
の不純物領域であるガードリング領域が設けられ、ガー
ドリング領域ＧＲに電気的に接続した配線により、Ｐウ
ェル領域（ＰＷＥＬ）に接地電位ＶＳＳを供給する。配
線は、金属配線でもよいし、ポリシリコン等からなる配
線であってもよい。これによれば、ガードリング領域Ｇ
Ｒから、第２のウェル領域に電位が供給される。ガード
リング領域ＧＲとなる第３の不純物領域は、図３に示す
ように、埋め込み不純物層の上方に設けられていてもよ
い。この場合、アルファ線によるソフトエラーをより効
果的に防ぐことができる。ガードリング領域は、第１の
ウェル領域と第２のウェル領域とが交互に複数設けられ
ている領域の周囲に設けられてもよい。半導体基板のガ
ードリング領域ＧＲにおける配線接続箇所には、タップ
領域ＴＡＰが設けられてもよい。タップ領域ＴＡＰと
は、ガードリング領域ＧＲにおける第２の導電型の不純
物の濃度よりも高濃度の第２の導電型の不純物を含む領
域である。例えば、図１に示すように、半導体基板のガ
ードリング領域ＧＲに、Ｐ+タップＴＡＰが配設されて
もよい。
【００２８】これにより、ソフトエラー対策の第１の導
電型の埋め込み不純物層が設けられたまま、ガードリン
グ領域ＧＲから第２のウェル領域に電位を供給すること
ができる。従って、第２のウェル領域毎に配線を設ける
必要がなくなる。
電型の埋め込み不純物層が設けられたまま、ガードリン
グ領域ＧＲから第２のウェル領域に電位を供給すること
ができる。従って、第２のウェル領域毎に配線を設ける
必要がなくなる。
【００２９】すなわち、複数のＣＭＩＳ型回路、ここで
はＳＲＡＭのメモリセルブロックに関する電位がガード
リング領域ＧＲにおいてまとめて取れる。例えば、複数
のＰウェル領域に供給する基準電位をガードリング領域
において、一括してとることができる。この結果、ソフ
トエラー対策の埋め込み不純物層が設けられたまま、メ
モリセルの基準バイアスを全体的に与えることができ
る。また、タップを設ける場合は、各第２のウェル領域
毎にタップを設ける必要がなくなる。このため、集積回
路素子の面積の縮小化に寄与する。
はＳＲＡＭのメモリセルブロックに関する電位がガード
リング領域ＧＲにおいてまとめて取れる。例えば、複数
のＰウェル領域に供給する基準電位をガードリング領域
において、一括してとることができる。この結果、ソフ
トエラー対策の埋め込み不純物層が設けられたまま、メ
モリセルの基準バイアスを全体的に与えることができ
る。また、タップを設ける場合は、各第２のウェル領域
毎にタップを設ける必要がなくなる。このため、集積回
路素子の面積の縮小化に寄与する。
【００３０】図３は、本発明を適用したＳＲＡＭのメモ
リセルの一例を示す回路図である。電源−接地間のＰチ
ャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、Ｎチャネ
ルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互
いのＣＭＩＳインバータの入出力を接続し合い、フリッ
プフロップＦＦ１，ＦＦ２が構成されている。
リセルの一例を示す回路図である。電源−接地間のＰチ
ャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、Ｎチャネ
ルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互
いのＣＭＩＳインバータの入出力を接続し合い、フリッ
プフロップＦＦ１，ＦＦ２が構成されている。
【００３１】選択用トランジスタＱｓは、ワード線ＷＬ
の電位制御によりビット線ＢＬＬとＢＬＲにおける各相
補信号（書き込みまたは読み出しのデータ）の伝達に寄
与する。選択用トランジスタＱｓはＰチャネルＭＩＳト
ランジスタで構成される場合、またはＮチャネルＭＩＳ
トランジスタで構成される場合がある。
の電位制御によりビット線ＢＬＬとＢＬＲにおける各相
補信号（書き込みまたは読み出しのデータ）の伝達に寄
与する。選択用トランジスタＱｓはＰチャネルＭＩＳト
ランジスタで構成される場合、またはＮチャネルＭＩＳ
トランジスタで構成される場合がある。
【００３２】ＳＲＡＭセルはこのような構成により、電
源電圧ＶＤＤを印加している限り継続的に記憶された情
報が維持され、リフレッシュ動作は不要である。ＣＭＩ
Ｓ回路によってスタンバイ時の消費電流は極めて小さ
く、かつ高速なアクセス時間が実現される。
源電圧ＶＤＤを印加している限り継続的に記憶された情
報が維持され、リフレッシュ動作は不要である。ＣＭＩ
Ｓ回路によってスタンバイ時の消費電流は極めて小さ
く、かつ高速なアクセス時間が実現される。
【００３３】上記ＰチャネルＭＩＳトランジスタＱｐ
１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、
Ｑｎ２は、それぞれ図１のＮウェル領域ＮＷＥＬ、Ｐウ
ェル領域ＮＷＥＬに形成される。また、選択用トランジ
スタＱｓも上記ＮＷＥＬまたはＰＷＥＬいずれかに形成
される。
１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、
Ｑｎ２は、それぞれ図１のＮウェル領域ＮＷＥＬ、Ｐウ
ェル領域ＮＷＥＬに形成される。また、選択用トランジ
スタＱｓも上記ＮＷＥＬまたはＰＷＥＬいずれかに形成
される。
【００３４】上記のような構成のＳＲＡＭセルにおいて
通常、電源電圧ＶＤＤはＮウェル領域ＮＷＥＬ及びその
上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、
Ｑｐ２のソース領域に供給される。電源電圧ＶＤＤは、
図示しないそれぞれ所定箇所に配された電源ラインから
ビアを介して伝達され、一方が電源パッドに繋がってい
る。
通常、電源電圧ＶＤＤはＮウェル領域ＮＷＥＬ及びその
上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、
Ｑｐ２のソース領域に供給される。電源電圧ＶＤＤは、
図示しないそれぞれ所定箇所に配された電源ラインから
ビアを介して伝達され、一方が電源パッドに繋がってい
る。
【００３５】一方、接地電位ＶＳＳはＰウェル領域ＰＷ
ＥＬ及びその上に構成されるＮチャネルＭＯＳトランジ
スタＱｎ１、Ｑｎ２のドレイン領域につながる。ここ
で、Ｐウェル領域ＰＷＥＬへの接地電位ＶＳＳ供給は、
ウェル領域ＰＷＥＬの周囲に設けられたガードリング領
域ＧＲで達成される。すなわち、ガードリング領域ＧＲ
に接地電位ＶＳＳを供給する配線が接続される。また、
ガードリング領域ＧＲにおいて、Ｐ+タップＴＡＰが配
設されてもよい。これにより、各セルの接地電位を供給
する配線は、ガードリング領域ＧＲに電気的に接続し、
図示しないグランドパッドへと電気的に接続されるもの
である。
ＥＬ及びその上に構成されるＮチャネルＭＯＳトランジ
スタＱｎ１、Ｑｎ２のドレイン領域につながる。ここ
で、Ｐウェル領域ＰＷＥＬへの接地電位ＶＳＳ供給は、
ウェル領域ＰＷＥＬの周囲に設けられたガードリング領
域ＧＲで達成される。すなわち、ガードリング領域ＧＲ
に接地電位ＶＳＳを供給する配線が接続される。また、
ガードリング領域ＧＲにおいて、Ｐ+タップＴＡＰが配
設されてもよい。これにより、各セルの接地電位を供給
する配線は、ガードリング領域ＧＲに電気的に接続し、
図示しないグランドパッドへと電気的に接続されるもの
である。
【００３６】上記構成によれば、α線ソフトエラー対策
のための埋め込み不純物層が設けられるＳＲＡＭセルブ
ロックに関し、各セル毎の第２のウェル領域に対する電
位供給のための配線の接続が不要になる。さらに、タッ
プを設ける場合は、各セル毎の第２のウェル領域にタッ
プを設ける必要がなくなる。これにより、ソフトエラー
対策の埋め込み不純物層が設けられたまま、メモリセル
アレイの基準電位（接地電位）ＶＳＳ又は電源電圧ＶＤ
Ｄをセルブロック周囲でまとめて取れる。これにより、
半導体装置の面積を縮小化することができる。
のための埋め込み不純物層が設けられるＳＲＡＭセルブ
ロックに関し、各セル毎の第２のウェル領域に対する電
位供給のための配線の接続が不要になる。さらに、タッ
プを設ける場合は、各セル毎の第２のウェル領域にタッ
プを設ける必要がなくなる。これにより、ソフトエラー
対策の埋め込み不純物層が設けられたまま、メモリセル
アレイの基準電位（接地電位）ＶＳＳ又は電源電圧ＶＤ
Ｄをセルブロック周囲でまとめて取れる。これにより、
半導体装置の面積を縮小化することができる。
【００３７】次に、上記半導体装置の製造方法につい
て、説明する。まず、半導体基板に埋め込み不純物層を
形成する。埋め込み不純物層は、第１の導電型の不純物
を半導体基板に注入することにより形成する。例えば、
埋め込み不純物層は、第２の導電型の不純物を含む半導
体基板に、第１の導電型のディープ・ウェルを形成する
ことにより構成される。または、埋め込み不純物層は、
イオン注入条件を制御することにより、所望の深さに不
純物注入することにより設けてもよい。半導体基板に
は、予め、第２の導電型の不純物が注入されていてもよ
い。例えば、図１から３に示すように、Ｐ型の半導体基
板にＮ型の不純物を注入することにより、埋め込みＮ型
層Ｂ−Ｎを形成する。次に、第１の導電型の不純物を注
入することにより、半導体基板の埋め込み不純物領域の
上方に第１のウェル領域となる第１の導電型の第１の不
純物領域を形成し、第２の導電型の不純物を注入するこ
とにより、半導体基板の埋め込み不純物層の上方に第２
のウェル領域となる第２の導電型の第２の不純物層を形
成する。複数の第１のウェル領域または第２のウェル領
域が、同一工程によって設けられてもよい。第１の不純
物領域は、第２の不純物領域を形成する前に設けてもよ
いし、第２の不純物領域を形成した後に設けてもよい。
また、第１の不純物領域または第２の不純物領域は、埋
め込み不純物層の形成前に形成してもよい。第１の不純
物領域は、埋め込み不純物層に接するか、少なくとも一
部が重複するように設けられる。例えば、図１から３に
示すように、埋め込みＮ型層Ｂ−Ｎの上方に、Ｐウェル
領域（ＰＷＥＬ）とＮウェル領域（ＮＷＥＬ）とを、埋
め込みＮ型層Ｂ−Ｎに接するように形成してもよい。
て、説明する。まず、半導体基板に埋め込み不純物層を
形成する。埋め込み不純物層は、第１の導電型の不純物
を半導体基板に注入することにより形成する。例えば、
埋め込み不純物層は、第２の導電型の不純物を含む半導
体基板に、第１の導電型のディープ・ウェルを形成する
ことにより構成される。または、埋め込み不純物層は、
イオン注入条件を制御することにより、所望の深さに不
純物注入することにより設けてもよい。半導体基板に
は、予め、第２の導電型の不純物が注入されていてもよ
い。例えば、図１から３に示すように、Ｐ型の半導体基
板にＮ型の不純物を注入することにより、埋め込みＮ型
層Ｂ−Ｎを形成する。次に、第１の導電型の不純物を注
入することにより、半導体基板の埋め込み不純物領域の
上方に第１のウェル領域となる第１の導電型の第１の不
純物領域を形成し、第２の導電型の不純物を注入するこ
とにより、半導体基板の埋め込み不純物層の上方に第２
のウェル領域となる第２の導電型の第２の不純物層を形
成する。複数の第１のウェル領域または第２のウェル領
域が、同一工程によって設けられてもよい。第１の不純
物領域は、第２の不純物領域を形成する前に設けてもよ
いし、第２の不純物領域を形成した後に設けてもよい。
また、第１の不純物領域または第２の不純物領域は、埋
め込み不純物層の形成前に形成してもよい。第１の不純
物領域は、埋め込み不純物層に接するか、少なくとも一
部が重複するように設けられる。例えば、図１から３に
示すように、埋め込みＮ型層Ｂ−Ｎの上方に、Ｐウェル
領域（ＰＷＥＬ）とＮウェル領域（ＮＷＥＬ）とを、埋
め込みＮ型層Ｂ−Ｎに接するように形成してもよい。
【００３８】次に、半導体基板の第１の半導体領域と第
２の半導体領域を含むメモリセルアレイを囲む領域に、
第２の導電型の不純物を注入することにより、ガードリ
ング領域となる第３の半導体領域を形成する。第３の半
導体領域は、第２の半導体領域に接するか、少なくとも
一部が重複するように設けられる。例えば、図１から３
に示すように、Ｐウェル領域（ＰＷＥＬ）を、Ｐ型のガ
ードリング領域ＧＲに接するように形成してもよい。次
に、各ウェル領域、または、各集積回路素子領域の間に
素子分離絶縁膜を設け、各集積回路素子領域にＰチャネ
ルＭＩＳトランジスタＱｐまたはＮチャネルＭＩＳトラ
ンジスタＱｎを形成する。この後、このように形成され
た半導体集積回路装置をプリント配線基板に実装して、
半導体パッケージを形成してもよい。このような半導体
パッケージにおいては、α線によるソフトエラーをより
効果的に防ぐことができる。
２の半導体領域を含むメモリセルアレイを囲む領域に、
第２の導電型の不純物を注入することにより、ガードリ
ング領域となる第３の半導体領域を形成する。第３の半
導体領域は、第２の半導体領域に接するか、少なくとも
一部が重複するように設けられる。例えば、図１から３
に示すように、Ｐウェル領域（ＰＷＥＬ）を、Ｐ型のガ
ードリング領域ＧＲに接するように形成してもよい。次
に、各ウェル領域、または、各集積回路素子領域の間に
素子分離絶縁膜を設け、各集積回路素子領域にＰチャネ
ルＭＩＳトランジスタＱｐまたはＮチャネルＭＩＳトラ
ンジスタＱｎを形成する。この後、このように形成され
た半導体集積回路装置をプリント配線基板に実装して、
半導体パッケージを形成してもよい。このような半導体
パッケージにおいては、α線によるソフトエラーをより
効果的に防ぐことができる。
【００３９】
【発明の効果】以上に説明したように、本発明によれ
ば、第１の導電型の埋め込み不純物層の上に、第１の導
電型の第１のウェル領域と第１の導電型と逆導電型の第
２の導電型の第２のウェル領域とを設け、第１のウェル
領域と第２のウェル領域とを含むメモリセルアレイの周
囲に第２導電型のガードリング領域を設け、ガードリン
グ領域を介して第２のウェル領域に電位を供給する。こ
れにより、ソフトエラー対策の埋め込み不純物層が敷設
されたまま、各第２のウェル領域に同時に電位を供給す
ることができ、さらに、第２のウェル領域毎にタップを
設ける必要もなくなる。この結果、α線ソフトエラー対
策の埋め込み不純物層を設けつつ、電位供給のための配
線又はタップを少なくすることができるため、半導体装
置を小面積化することができる。
ば、第１の導電型の埋め込み不純物層の上に、第１の導
電型の第１のウェル領域と第１の導電型と逆導電型の第
２の導電型の第２のウェル領域とを設け、第１のウェル
領域と第２のウェル領域とを含むメモリセルアレイの周
囲に第２導電型のガードリング領域を設け、ガードリン
グ領域を介して第２のウェル領域に電位を供給する。こ
れにより、ソフトエラー対策の埋め込み不純物層が敷設
されたまま、各第２のウェル領域に同時に電位を供給す
ることができ、さらに、第２のウェル領域毎にタップを
設ける必要もなくなる。この結果、α線ソフトエラー対
策の埋め込み不純物層を設けつつ、電位供給のための配
線又はタップを少なくすることができるため、半導体装
置を小面積化することができる。
【図１】 本発明の一実施形態に係る半導体集積回路装
置の要部を示す概略平面図であり、ＳＲＡＭのメモリセ
ルブロックを示す回路図である。
置の要部を示す概略平面図であり、ＳＲＡＭのメモリセ
ルブロックを示す回路図である。
【図２】 本発明の一実施形態に係る半導体集積回路装
置の要部であり、図１のＦ２−Ｆ２線に沿う要部を示す
断面図である。
置の要部であり、図１のＦ２−Ｆ２線に沿う要部を示す
断面図である。
【図３】 本発明を適用したＳＲＡＭのメモリセルの一
例を示す回路図である。
例を示す回路図である。
【図４】 （ａ），（ｂ）は、それぞれＳＲＡＭのメモ
リセル領域を示し、（ａ）はウェルの平面図、（ｂ）は
（ａ）の４Ｂ−４Ｂ線に沿う断面図である。
リセル領域を示し、（ａ）はウェルの平面図、（ｂ）は
（ａ）の４Ｂ−４Ｂ線に沿う断面図である。
【図５】 ＳＲＡＭのメモリセルの一例を示す回路図で
ある。
ある。
Ｐ-sub…Ｐ型の半導体基板
Ｂ−Ｎ…埋め込みＮ型層
ＰＷＥＬ…Ｐウェル領域
ＮＷＥＬ…Ｎウェル領域
Ｑｐ，Ｑｐ１，Ｑｐ２…ＰチャネルＭＯＳトランジスタ
Ｑｎ，Ｑｎ１，Ｑｎ２…ＮチャネルＭＯＳトランジスタ
Ｑｓ…選択用トランジスタ
ＦＦ１，ＦＦ２…フリップフロップ
ＧＲ…ガードリング領域
ＴＡＰ…Ｐ+タップ
ＶＤＤ…電源電圧
ＶＳＳ…接地電位
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/11
Claims (14)
- 【請求項１】 半導体基板と、 前記半導体基板に設けられた第１導電型の埋め込み不純
物層と、 前記半導体基板において、前記埋め込み不純物層の上方
に設けられた第１のウェル領域となる第１導電型の第１
の不純物領域と、 前記半導体基板において、前記埋め込み不純物層の上方
に前記第１の不純物領域に近接して設けられ、第２のウ
ェル領域となる前記第１の導電型と逆導電型の第２導電
型の第２の不純物領域と、 前記半導体基板において、前記第１の不純物領域と前記
第２の不純物領域とを含む領域の周囲に設けられ、前記
第２の不純物領域に電気的に接続するガードリング領域
となる前記第２の導電型の第３の不純物領域と、を具備
することを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 前記第２の不純物領域は、前記第３の不純物領域に接し
ていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、 前記第２の不純物領域は、前記第３の不純物領域と重複
していることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、 さらに、前記第３の不純物領域に電気的に接続する配線
を有し、 前記第３の不純物領域において、前記配線が接続する領
域における前記第２の導電型の不純物の濃度は、前記配
線が接続する領域以外における前記第２の導電型の不純
物の濃度よりも高いことを特徴とする半導体集積回路装
置。 - 【請求項５】 請求項１記載の半導体集積回路装置にお
いて、 前記第１の不純物領域は、前記埋め込み不純物層に接し
ていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置にお
いて、 前記第１の不純物領域は、前記埋め込み不純物層と重複
していることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１記載の半導体集積回路装置にお
いて、 前記第１の不純物領域及び第２の不純物領域のいずれか
一方の上方に、ＰチャネルＭＩＳトランジスタの少なく
とも一部を有し、 前記第１の不純物領域及び第２の不純物領域のいずれか
他方の上方に、ＮチャネルＭＩＳトランジスタの少なく
とも一部を有することを特徴とする半導体集積回路装
置。 - 【請求項８】 半導体基板に第１導電型の不純物を注入
することにより、埋め込み不純物層を形成する工程と、 前記半導体基板に前記第１の導電型の不純物を注入する
ことにより、前記埋め込み不純物層の上方に、第１のウ
ェル領域となる第１の不純物領域を形成する工程と、 前記半導体基板に前記第１の導電型と逆導電型の第２の
導電型の不純物を注入することにより、前記埋め込み不
純物層の上方であって前記第１の不純物領域に近接する
領域に、第２のウェル領域となる第２の不純物領域を形
成する工程と、 前記半導体基板に前記第２の導電型の不純物を注入する
ことにより、前記第１の不純物領域と前記第２の不純物
領域とを含む領域の周囲に、前記第２の不純物領域に電
気的に接続するガードリング領域となる第３の不純物領
域を形成する工程と、を具備することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法において、 前記第２の不純物領域の形成工程において、前記第２の
不純物領域は、前記第３の不純物領域に接するように形
成されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１０】 請求項８記載の半導体集積回路装置の
製造方法において、 前記第２の不純物領域の形成工程において、前記第２の
不純物領域は、前記第３の不純物領域と重複するように
形成されることを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１１】 請求項８記載の半導体集積回路装置の
製造方法において、 さらに、前記第３の不純物領域の形成工程の後に、前記
第３の不純物領域に電気的に接続する配線を形成する工
程と、 前記配線を形成する工程の前に、前記配線が接続する領
域の第２の導電型の不純物の濃度が、前記配線が接続す
る領域以外の第２の導電型の不純物の濃度よりも高くな
るように、前記第３の不純物領域の前記配線が接続する
領域に前記第２の導電型の不純物を注入する工程と、を
有することを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項８記載の半導体集積回路装置の
製造方法において、 前記第１の不純物領域の形成工程において、前記第１の
不純物領域は、前記埋め込み不純物層に接するように形
成されることを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項８記載の半導体集積回路装置の
製造方法において、 前記第１の不純物領域の形成工程において、前記第１の
不純物領域は、前記埋め込み不純物層と重複するように
形成されることを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項８記載の半導体集積回路装置の
製造方法において、 前記第３の不純物領域の形成工程の後に、前記第１の不
純物領域及び第２の不純物領域のいずれか一方の上方に
は、ＰチャネルＭＩＳトランジスタの少なくとも一部を
形成し、前記第１の不純物領域及び第２の不純物領域の
いずれか他方の上方には、ＮチャネルＭＩＳトランジス
タの少なくとも一部を形成することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
| US10/198,627 US6730947B2 (en) | 2001-07-18 | 2002-07-18 | Semiconductor integrated circuit apparatus having an periphery impurity layer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-218787 | 2001-07-18 | ||
| JP2001218787 | 2001-07-18 | ||
| JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100904A true JP2003100904A (ja) | 2003-04-04 |
| JP3891063B2 JP3891063B2 (ja) | 2007-03-07 |
Family
ID=26618963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002207064A Expired - Fee Related JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6730947B2 (ja) |
| JP (1) | JP3891063B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114630A (ja) * | 2004-10-13 | 2006-04-27 | Nec Electronics Corp | 半導体装置 |
| US7084660B1 (en) | 2005-04-04 | 2006-08-01 | International Business Machines Corporation | System and method for accelerated detection of transient particle induced soft error rates in integrated circuits |
| US7238547B2 (en) | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Packaging integrated circuits for accelerated detection of transient particle induced soft error rates |
| US7504703B2 (en) | 2005-01-17 | 2009-03-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8941163B2 (en) | 2012-06-13 | 2015-01-27 | Renesas Electronics Corporation | DRAM device |
| KR20150043355A (ko) * | 2012-08-16 | 2015-04-22 | 자일링크스 인코포레이티드 | 개선된 방사선 면역성을 갖는 집적 회로 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199431B2 (en) * | 2004-10-25 | 2007-04-03 | Taiwan Semiconductor Manufacturing Company | Semiconductor devices with reduced impact from alien particles |
| US9462674B1 (en) | 2013-08-26 | 2016-10-04 | Xilinx, Inc. | Circuits for and methods of providing a charge device model ground path using substrate taps in an integrated circuit device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101547B2 (ja) * | 1985-05-13 | 1994-12-12 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US5286991A (en) * | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
| US5594683A (en) * | 1995-04-07 | 1997-01-14 | Chen; Ming-Jer | SRAM cell using a CMOS compatible high gain gated lateral BJT |
| KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| JP3196714B2 (ja) * | 1998-03-05 | 2001-08-06 | 日本電気株式会社 | トリプルウェル構造の半導体集積回路の製造方法 |
| JP3505467B2 (ja) * | 2000-03-30 | 2004-03-08 | 株式会社東芝 | 半導体集積回路 |
| US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
-
2002
- 2002-07-16 JP JP2002207064A patent/JP3891063B2/ja not_active Expired - Fee Related
- 2002-07-18 US US10/198,627 patent/US6730947B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114630A (ja) * | 2004-10-13 | 2006-04-27 | Nec Electronics Corp | 半導体装置 |
| US7504703B2 (en) | 2005-01-17 | 2009-03-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US7084660B1 (en) | 2005-04-04 | 2006-08-01 | International Business Machines Corporation | System and method for accelerated detection of transient particle induced soft error rates in integrated circuits |
| US7238547B2 (en) | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Packaging integrated circuits for accelerated detection of transient particle induced soft error rates |
| US8941163B2 (en) | 2012-06-13 | 2015-01-27 | Renesas Electronics Corporation | DRAM device |
| KR20150043355A (ko) * | 2012-08-16 | 2015-04-22 | 자일링크스 인코포레이티드 | 개선된 방사선 면역성을 갖는 집적 회로 |
| JP2015529392A (ja) * | 2012-08-16 | 2015-10-05 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | 放射線耐性が向上した集積回路 |
| KR102059229B1 (ko) | 2012-08-16 | 2019-12-24 | 자일링크스 인코포레이티드 | 개선된 방사선 면역성을 갖는 집적 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030034493A1 (en) | 2003-02-20 |
| US6730947B2 (en) | 2004-05-04 |
| JP3891063B2 (ja) | 2007-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7675124B2 (en) | Memory array structure with strapping cells | |
| US6657243B2 (en) | Semiconductor device with SRAM section including a plurality of memory cells | |
| US5795800A (en) | Integrated circuit fabrication method with buried oxide isolation | |
| US6406953B1 (en) | Method for fabricating an integrated circuit with a transistor electrode | |
| US6208010B1 (en) | Semiconductor memory device | |
| US6252281B1 (en) | Semiconductor device having an SOI substrate | |
| US20020153591A1 (en) | Semiconductor memory device | |
| US6285088B1 (en) | Compact memory circuit | |
| US6573546B2 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| US5519243A (en) | Semiconductor device and manufacturing method thereof | |
| JPH11220109A (ja) | 独立にバイアスされるサブウェル領域を具備する集積回路メモリ装置及びその製造方法 | |
| US7214989B2 (en) | Semiconductor device and semiconductor integrated circuit device | |
| JP3891063B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US6191460B1 (en) | Identical gate conductivity type static random access memory cell | |
| KR100211183B1 (ko) | 메모리 셀 영역과 주변회로 영역을 가지는 반도체기억장치 및 그의 제조방법 | |
| JP2003060071A (ja) | 半導体集積回路装置 | |
| US5877051A (en) | Methods of reducing alpha particle inflicted damage to SRAM cells, methods of forming integrated circuitry, and methods of forming SRAM cells | |
| JP3744702B2 (ja) | トリプルウェル構造を有する半導体メモリ装置のレイアウト | |
| TWI276101B (en) | Semiconductor memory device having pick-up structure | |
| US7294889B2 (en) | Semiconductor device having a well structure for improving soft error rate immunity and latch-up immunity and a method of making such a device | |
| US7009246B2 (en) | Semiconductor device | |
| US6252269B1 (en) | Semiconductor memory device | |
| US7825471B2 (en) | Semiconductor memory device including SRAM cell having well power potential supply region provided therein | |
| US7250661B2 (en) | Semiconductor memory device with plural source/drain regions | |
| JPH10335489A (ja) | 半導体メモリセル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061127 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |