JP3891063B2 - 半導体集積回路装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高集積化が要求される半導体集積回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路を含む半導体基板内に放射線が入射すると、半導体基板原子との相互作用により入射する放射線粒子がエネルギーを失う過程で電子・正孔対を発生する。発生した電子あるいは正孔による信号はノイズとなって半導体集積回路装置の誤動作を引き起こすことがある。
【０００３】
特にα線は半導体基板内に多数の電子・正孔対（以下、キャリアという）を発生させる。例えば、α線がシリコンに入射した場合、飛程は約２５μｍであり、その軌跡に沿って１．４×１０6個の電子・正孔対が発生する。発生した少数キャリアが集積回路素子領域に流れ込むと、集積回路素子領域の不純物領域の電位が変化してソフトエラーを引き起こすことになる。
【０００４】
例えば、Ｐ型基板上にＮ+拡散層が形成されている場合、少数キャリア捕集過程は次のようである。空乏層内で発生した少数キャリア（この場合は電子である）は空乏層内に印加されている電界により集積回路素子領域に流れ込む。基板で発生した少数キャリアは拡散により基板内部に広がっていく。拡散した少数キャリアのうち空乏層に到達したものは不純物領域に流れ込み、その他は、半導体基板内で正孔と再結合するか半導体基板側の電極に流れ込むことになる。
【０００５】
半導体集積回路装置の場合、半導体パッケージ材や配線の金属中に微量に含まれる放射性元素からα線が出る場合がある。このα線が、半導体集積回路装置に入射した時に多量の電子・正孔対を生成し、半導体メモリ等の半導体集積回路に記憶された情報を破壊する場合がある。このような場合、半導体集積回路装置は、α線ソフトエラーを引き起こす場合がある。
【０００６】
そこで、このようなα線ソフトエラー対策のため、埋め込み不純物層を設ける技術が知られている。すなわち、メモリセルアレイを構成する集積回路素子の下部全体に埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【０００７】
半導体集積回路のうち、ＤＲＡＭ（ダイナミックＲＡＭ）に比べて大集積化が困難なＳＲＡＭ（スタティック型ランダムアクセスメモリ）においても、高集積化が推し進められている。ＳＲＡＭは高速読み出しに利点があり、携帯機器等の部品数が制限されるシステムやパーソナルコンピュータ、ワークステーションなどのキャッシュメモリに適している。ＳＲＡＭには、α線ソフトエラー対策のために、埋め込み不純物層を有するものが多い。
【０００８】
ＳＲＡＭの１ビット情報を記憶する単位回路（メモリセル）は、フリップフロップ回路を基本構成とし、ＣＭＯＳ回路が不可欠である。半導体基板にＮウェル領域、Ｐウェル領域を設け、メモリセルを形成する。
【０００９】
図４（ａ），（ｂ）は、それぞれＳＲＡＭのメモリセル領域を示し、（ａ）はウェルの平面図、（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。図４（ａ）に示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されている。斜線部が１つのメモリセルに使われる領域であり、少なくとも各ウェルが図示しない素子分離膜（例えば、トレンチアイソレーション等）で絶縁分離されている。この斜線部領域を単位領域として、メモリセル（図示せず）がアレイ状に集積される。
【００１０】
図４（ｂ）に示すように、ＮＷＥＬ、ＰＷＥＬの各ウェル領域下に、各ウェル領域に隣接して埋め込み不純物層が設けられている。ここでは、埋め込み不純物層としてＮ型層Ｂ−Ｎが設けられている。Ｎ型層Ｂ-Nは、例えばＰ型基板Ｐ-subにディープ・ウェルを形成することにより構成される。Ｎ型層Ｂ−Ｎは、例えば１つのメモリセルブロック全体に敷設される。これにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【００１１】
図５は、ＳＲＡＭのメモリセルの一例を示す回路図である。電源−接地間のＰチャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳインバータの入出力を接続し合い、フリップフロップＦＦ１，ＦＦ２が構成されている。
【００１２】
選択用トランジスタＱｓは、ワード線ＷＬの電位制御によって、ビット線ＢＬＬとＢＬＲにおける各信号（書き込みまたは読み出しのデータ）の伝達に寄与する。選択用トランジスタＱｓは、ＰチャネルＭＩＳトランジスタで構成される場合、またはＮチャネルＭＩＳトランジスタで構成される場合がある。
【００１３】
ＳＲＡＭセルはこのような構成により、電源電圧ＶＤＤを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。ＣＭＯＳ回路によって、スタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【００１４】
ＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２は、それぞれ図４（ａ），（ｂ）のＮウェル領域ＮＷＥＬ、Ｐウェル領域ＮＷＥＬのいずれかに形成される。また、選択用トランジスタＱｓも上記Ｎウェル領域ＮＷＥＬまたはＰウェル領域ＮＷＥＬのいずれかに形成される。
【００１５】
上述のような構成のＳＲＡＭセルにおいて、電源電圧ＶＤＤは、Ｎウェル領域ＮＷＥＬ及びその上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２のソース領域となる不純物領域に供給される。電源電圧ＶＤＤは、図示しない電源パッドに繋がるそれぞれ所定箇所に配された電源ラインからビアを介して供給される。
【００１６】
一方、接地電位ＶＳＳは、Ｐウェル領域ＰＷＥＬ及びその上に構成されるＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２のドレイン領域となる不純物領域につながる。また、Ｐウェル領域ＰＷＥＬには高濃度Ｐ型領域のＰ+タップがセル毎（あるいは所定距離おき）にとられる。各セルのＰ+タップはそれぞれ所定箇所に配された配線と電気的に接続され、図示しないグランドパッドに接続される。
【００１７】
【発明が解決しようとする課題】
上述のＳＲＡＭセルにおいて、α線ソフトエラー対策のため、第１の導電型の埋め込み不純物層が設けられている。この場合、第１の導電型の不純物領域である各第１のウェル領域は、埋め込み不純物層に電気的に接続される。この場合、埋め込み不純物層と複数の第１のウェル領域には、一の配線で電位を供給することができる。対して、第２の導電型の不純物領域である第２のウェル領域には、各第２のウェル領域に配線及び配線接続領域に高濃度の第２の導電型の不純物領域（以下、この不純物領域をタップという）を設けていた。すなわち、配線（及びタップ）の配設が、所定の距離毎に必要となっている。配線またはタップの配備は、セル面積の縮小化を妨げる要因の一つとなっていた。
【００１８】
本発明は上記のような事情を考慮してなされたもので、α線ソフトエラー対策の埋め込み不純物層を設けつつ、第２のウェル領域毎の配線または接地用タップを省略することができ、必要な配線（及びタップ）を少なくすることができるＳＲＡＭを有する半導体装置を提供しようとするものである。
【００１９】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板と、 前記半導体基板に設けられた第１の導電型の埋め込み不純物層と、 前記半導体基板において、前記埋め込み不純物層の上方に設けられた第１のウェル領域となる第１の導電型の第１の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第１の不純物領域に近接して設けられ、第２のウェル領域となる前記第１の導電型と逆導電型の第２の導電型の第２の不純物領域と、前記半導体基板において、前記第１の不純物領域と前記第２の不純物領域とを含む領域の周囲に設けられ、前記第２の不純物領域に電気的に接続するガードリング領域となる前記第２の導電型の第３の不純物領域と、を具備することを特徴とする。
【００２０】
本発明に係る半導体集積回路装置によれば、第１の不純物領域及び第２の不純物領域の周囲に第２の不純物領域に電位を供給するためのガードリング領域となる第３の不純物領域が設けられる。これにより、ソフトエラー対策の第２の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第２の不純物領域に電位を供給することができる。
【００２１】
また、本発明の集積回路素子の製造方法は、
半導体基板に第１の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、 前記半導体基板に前記第１の導電型の不純物を注入することにより、前記埋め込み不純物層の上方に、第１のウェル領域となる第１の不純物領域を形成する工程と、 前記半導体基板に前記第１の導電型と逆導電型の第２の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第１の不純物領域に近接する領域に、第２のウェル領域となる第２の不純物領域を形成する工程と、 前記半導体基板に前記第２の導電型の不純物を注入することにより、前記第１の不純物領域と前記第２の不純物領域とを含む領域の周囲に、前記第２の不純物領域に電気的に接続するガードリング領域となる第３の不純物領域を形成する工程と、を具備することを特徴とする。
【００２２】
本発明に係る半導体集積回路装置の製造方法によれば、第１の不純物領域及び第２の不純物領域の周囲に第２の不純物領域に電位を供給するためのガードリング領域となる第３の不純物領域が設けられる。これにより、ソフトエラー対策の第２の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第２の不純物領域に電位を供給できる半導体集積回路装置を供給することができる。
【００２３】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、セルブロックを示す回路図である。図１において、セルブロックは、ＳＲＡＭセルブロックを示す。セルブロックは、半導体基板に中間層として埋め込まれる第１の導電型の不純物領域である埋め込み不純物層を含む。埋め込み不純物層の上方には、第１のウェル領域となる第１の導電型の不純物領域（以下、第１の不純物領域という）と、第２のウェル領域となる第２の導電型の不純物領域（以下、第２の不純物領域という）が設けられている。第１の導電型は、第２の導電型の逆導電型である。図１に示すように、第１のウェル領域及び第２のウェル領域とは、それぞれ、Ｐウェル領域（ＰＷＥＬ）及びＮウェル領域（ＮＷＥＬ）のいずれか一方である。図１に示すように、１つのセルブロック内には、第１のウェル領域と第２のウェル領域とが、それぞれ複数設けられていてもよい。また、第１のウェル領域と第２のウェル領域とが、交互に複数設けられていてもよい。例えば、図１に示すように、埋め込み不純物層の上に、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されていてもよい。例えば、図１に示す斜線部が、１つのメモリセルに使われる領域である。１つのメモリセルは、少なくとも第１の不純物領域と第２の不純物領域を含み、少なくとも６つの集積回路素子を有している。各ウェル領域、または、各集積回路素子領域の間には、図示しない素子分離絶縁膜が設けられている。メモリセルは、斜線部領域を単位領域として、アレイ状に集積されている。
【００２４】
図２は、図１のＦ２−Ｆ２線に沿う要部を示す断面図である。第１及び第２の不純物領域は、埋め込み不純物層に接していてもよいし、重複していてもよい。少なくとも、第１の不純物領域が埋め込み不純物層に接しているか、重複している場合、第１の不純物領域に電位を供給すれば、埋め込み不純物層にも同電位を供給することができる。例えば、図１、２で示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが、Ｂ−Ｎに接して設けられている。
【００２５】
このように埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止することができる。
第１のウェル領域においては、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎのいずれか一方が設けられており、第２のウェル領域において、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎの他方が設けられている。これらのトランジスタＱｎ、Ｑｐは、各ウェル領域に複数個設けられていてもよい。セルブロックには、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎを含むＣＭＩＳ回路を有するセルが複数構成される。
【００２６】
セルを構成するＣＭＯＳ回路において、電源電圧ＶＤＤは、ＰチャネルＭＩＳトランジスタＱｐのソース領域及びＮウェル領域ＮＷＥＬに供給される。また、接地電位ＶＳＳはＮチャネルＭＩＳトランジスタのソース領域及びウェル領域ＰＷＥＬに供給される。なお、Ｎ型層Ｂ−ＮはＮウェル領域ＮＷＥＬに電気的に接続されているため、Ｎ型層Ｂ−ＮにはＮＷＥＬ電位が供給される。
【００２７】
図１、図２に示すように、この実施形態においては、半導体基板に、少なくとも第１の不純物領域と第２の不純物領域とを含む領域を囲んだガードリング領域ＧＲとなる第２の導電型の第３の不純物領域が設けられている。ガードリング領域ＧＲとなる不純物領域は、埋め込み不純物層となる不純物領域と逆の導電型を示す。第３の不純物領域は、少なくとも第２の不純物領域に接している、または、重複している。すなわち、第３の不純物領域と第２の不純物領域とは、電気的に接続している。従って、例えば、図１から３に示すように、埋め込み不純物層がＮ型の不純物領域である場合、Ｐ型の不純物領域であるガードリング領域が設けられ、ガードリング領域ＧＲに電気的に接続した配線により、Ｐウェル領域（ＰＷＥＬ）に接地電位ＶＳＳを供給する。配線は、金属配線でもよいし、ポリシリコン等からなる配線であってもよい。これによれば、ガードリング領域ＧＲから、第２のウェル領域に電位が供給される。ガードリング領域ＧＲとなる第３の不純物領域は、図３に示すように、埋め込み不純物層の上方に設けられていてもよい。この場合、アルファ線によるソフトエラーをより効果的に防ぐことができる。ガードリング領域は、第１のウェル領域と第２のウェル領域とが交互に複数設けられている領域の周囲に設けられてもよい。半導体基板のガードリング領域ＧＲにおける配線接続箇所には、タップ領域ＴＡＰが設けられてもよい。タップ領域ＴＡＰとは、ガードリング領域ＧＲにおける第２の導電型の不純物の濃度よりも高濃度の第２の導電型の不純物を含む領域である。例えば、図１に示すように、半導体基板のガードリング領域ＧＲに、Ｐ+タップＴＡＰが配設されてもよい。
【００２８】
これにより、ソフトエラー対策の第１の導電型の埋め込み不純物層が設けられたまま、ガードリング領域ＧＲから第２のウェル領域に電位を供給することができる。従って、第２のウェル領域毎に配線を設ける必要がなくなる。
【００２９】
すなわち、複数のＣＭＩＳ型回路、ここではＳＲＡＭのメモリセルブロックに関する電位がガードリング領域ＧＲにおいてまとめて取れる。例えば、複数のＰウェル領域に供給する基準電位をガードリング領域において、一括してとることができる。この結果、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルの基準バイアスを全体的に与えることができる。また、タップを設ける場合は、各第２のウェル領域毎にタップを設ける必要がなくなる。このため、集積回路素子の面積の縮小化に寄与する。
【００３０】
図３は、本発明を適用したＳＲＡＭのメモリセルの一例を示す回路図である。電源−接地間のＰチャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳインバータの入出力を接続し合い、フリップフロップＦＦ１，ＦＦ２が構成されている。
【００３１】
選択用トランジスタＱｓは、ワード線ＷＬの電位制御によりビット線ＢＬＬとＢＬＲにおける各相補信号（書き込みまたは読み出しのデータ）の伝達に寄与する。選択用トランジスタＱｓはＰチャネルＭＩＳトランジスタで構成される場合、またはＮチャネルＭＩＳトランジスタで構成される場合がある。
【００３２】
ＳＲＡＭセルはこのような構成により、電源電圧ＶＤＤを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。ＣＭＩＳ回路によってスタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【００３３】
上記ＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２は、それぞれ図１のＮウェル領域ＮＷＥＬ、Ｐウェル領域ＮＷＥＬに形成される。また、選択用トランジスタＱｓも上記ＮＷＥＬまたはＰＷＥＬいずれかに形成される。
【００３４】
上記のような構成のＳＲＡＭセルにおいて通常、電源電圧ＶＤＤはＮウェル領域ＮＷＥＬ及びその上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２のソース領域に供給される。電源電圧ＶＤＤは、図示しないそれぞれ所定箇所に配された電源ラインからビアを介して伝達され、一方が電源パッドに繋がっている。
【００３５】
一方、接地電位ＶＳＳはＰウェル領域ＰＷＥＬ及びその上に構成されるＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２のドレイン領域につながる。ここで、Ｐウェル領域ＰＷＥＬへの接地電位ＶＳＳ供給は、ウェル領域ＰＷＥＬの周囲に設けられたガードリング領域ＧＲで達成される。すなわち、ガードリング領域ＧＲに接地電位ＶＳＳを供給する配線が接続される。また、ガードリング領域ＧＲにおいて、Ｐ+タップＴＡＰが配設されてもよい。これにより、各セルの接地電位を供給する配線は、ガードリング領域ＧＲに電気的に接続し、図示しないグランドパッドへと電気的に接続されるものである。
【００３６】
上記構成によれば、α線ソフトエラー対策のための埋め込み不純物層が設けられるＳＲＡＭセルブロックに関し、各セル毎の第２のウェル領域に対する電位供給のための配線の接続が不要になる。さらに、タップを設ける場合は、各セル毎の第２のウェル領域にタップを設ける必要がなくなる。これにより、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルアレイの基準電位（接地電位）ＶＳＳ又は電源電圧ＶＤＤをセルブロック周囲でまとめて取れる。これにより、半導体装置の面積を縮小化することができる。
【００３７】
次に、上記半導体装置の製造方法について、説明する。
まず、半導体基板に埋め込み不純物層を形成する。埋め込み不純物層は、第１の導電型の不純物を半導体基板に注入することにより形成する。例えば、埋め込み不純物層は、第２の導電型の不純物を含む半導体基板に、第１の導電型のディープ・ウェルを形成することにより構成される。または、埋め込み不純物層は、イオン注入条件を制御することにより、所望の深さに不純物注入することにより設けてもよい。半導体基板には、予め、第２の導電型の不純物が注入されていてもよい。例えば、図１から３に示すように、Ｐ型の半導体基板にＮ型の不純物を注入することにより、埋め込みＮ型層Ｂ−Ｎを形成する。
次に、第１の導電型の不純物を注入することにより、半導体基板の埋め込み不純物領域の上方に第１のウェル領域となる第１の導電型の第１の不純物領域を形成し、第２の導電型の不純物を注入することにより、半導体基板の埋め込み不純物層の上方に第２のウェル領域となる第２の導電型の第２の不純物層を形成する。複数の第１のウェル領域または第２のウェル領域が、同一工程によって設けられてもよい。第１の不純物領域は、第２の不純物領域を形成する前に設けてもよいし、第２の不純物領域を形成した後に設けてもよい。また、第１の不純物領域または第２の不純物領域は、埋め込み不純物層の形成前に形成してもよい。第１の不純物領域は、埋め込み不純物層に接するか、少なくとも一部が重複するように設けられる。例えば、図１から３に示すように、埋め込みＮ型層Ｂ−Ｎの上方に、Ｐウェル領域（ＰＷＥＬ）とＮウェル領域（ＮＷＥＬ）とを、埋め込みＮ型層Ｂ−Ｎに接するように形成してもよい。
【００３８】
次に、半導体基板の第１の半導体領域と第２の半導体領域を含むメモリセルアレイを囲む領域に、第２の導電型の不純物を注入することにより、ガードリング領域となる第３の半導体領域を形成する。第３の半導体領域は、第２の半導体領域に接するか、少なくとも一部が重複するように設けられる。例えば、図１から３に示すように、Ｐウェル領域（ＰＷＥＬ）を、Ｐ型のガードリング領域ＧＲに接するように形成してもよい。
次に、各ウェル領域、または、各集積回路素子領域の間に素子分離絶縁膜を設け、各集積回路素子領域にＰチャネルＭＩＳトランジスタＱｐまたはＮチャネルＭＩＳトランジスタＱｎを形成する。
この後、このように形成された半導体集積回路装置をプリント配線基板に実装して、半導体パッケージを形成してもよい。このような半導体パッケージにおいては、α線によるソフトエラーをより効果的に防ぐことができる。
【００３９】
【発明の効果】
以上に説明したように、本発明によれば、第１の導電型の埋め込み不純物層の上に、第１の導電型の第１のウェル領域と第１の導電型と逆導電型の第２の導電型の第２のウェル領域とを設け、第１のウェル領域と第２のウェル領域とを含むメモリセルアレイの周囲に第２の導電型のガードリング領域を設け、ガードリング領域を介して第２のウェル領域に電位を供給する。これにより、ソフトエラー対策の埋め込み不純物層が敷設されたまま、各第２のウェル領域に同時に電位を供給することができ、さらに、第２のウェル領域毎にタップを設ける必要もなくなる。この結果、α線ソフトエラー対策の埋め込み不純物層を設けつつ、電位供給のための配線又はタップを少なくすることができるため、半導体装置を小面積化することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、ＳＲＡＭのメモリセルブロックを示す回路図である。
【図２】 本発明の一実施形態に係る半導体集積回路装置の要部であり、図１のＦ２−Ｆ２線に沿う要部を示す断面図である。
【図３】 本発明を適用したＳＲＡＭのメモリセルの一例を示す回路図である。
【図４】 （ａ），（ｂ）は、それぞれＳＲＡＭのメモリセル領域を示し、（ａ）はウェルの平面図、（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。
【図５】 ＳＲＡＭのメモリセルの一例を示す回路図である。
【符号の説明】
Ｐ-sub…Ｐ型の半導体基板
Ｂ−Ｎ…埋め込みＮ型層
ＰＷＥＬ…Ｐウェル領域
ＮＷＥＬ…Ｎウェル領域
Ｑｐ，Ｑｐ１，Ｑｐ２…ＰチャネルＭＯＳトランジスタ
Ｑｎ，Ｑｎ１，Ｑｎ２…ＮチャネルＭＯＳトランジスタ
Ｑｓ…選択用トランジスタ
ＦＦ１，ＦＦ２…フリップフロップ
ＧＲ…ガードリング領域
ＴＡＰ…Ｐ+タップ
ＶＤＤ…電源電圧
ＶＳＳ…接地電位
【発明の属する技術分野】
本発明は、高集積化が要求される半導体集積回路装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路を含む半導体基板内に放射線が入射すると、半導体基板原子との相互作用により入射する放射線粒子がエネルギーを失う過程で電子・正孔対を発生する。発生した電子あるいは正孔による信号はノイズとなって半導体集積回路装置の誤動作を引き起こすことがある。
【０００３】
特にα線は半導体基板内に多数の電子・正孔対（以下、キャリアという）を発生させる。例えば、α線がシリコンに入射した場合、飛程は約２５μｍであり、その軌跡に沿って１．４×１０6個の電子・正孔対が発生する。発生した少数キャリアが集積回路素子領域に流れ込むと、集積回路素子領域の不純物領域の電位が変化してソフトエラーを引き起こすことになる。
【０００４】
例えば、Ｐ型基板上にＮ+拡散層が形成されている場合、少数キャリア捕集過程は次のようである。空乏層内で発生した少数キャリア（この場合は電子である）は空乏層内に印加されている電界により集積回路素子領域に流れ込む。基板で発生した少数キャリアは拡散により基板内部に広がっていく。拡散した少数キャリアのうち空乏層に到達したものは不純物領域に流れ込み、その他は、半導体基板内で正孔と再結合するか半導体基板側の電極に流れ込むことになる。
【０００５】
半導体集積回路装置の場合、半導体パッケージ材や配線の金属中に微量に含まれる放射性元素からα線が出る場合がある。このα線が、半導体集積回路装置に入射した時に多量の電子・正孔対を生成し、半導体メモリ等の半導体集積回路に記憶された情報を破壊する場合がある。このような場合、半導体集積回路装置は、α線ソフトエラーを引き起こす場合がある。
【０００６】
そこで、このようなα線ソフトエラー対策のため、埋め込み不純物層を設ける技術が知られている。すなわち、メモリセルアレイを構成する集積回路素子の下部全体に埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【０００７】
半導体集積回路のうち、ＤＲＡＭ（ダイナミックＲＡＭ）に比べて大集積化が困難なＳＲＡＭ（スタティック型ランダムアクセスメモリ）においても、高集積化が推し進められている。ＳＲＡＭは高速読み出しに利点があり、携帯機器等の部品数が制限されるシステムやパーソナルコンピュータ、ワークステーションなどのキャッシュメモリに適している。ＳＲＡＭには、α線ソフトエラー対策のために、埋め込み不純物層を有するものが多い。
【０００８】
ＳＲＡＭの１ビット情報を記憶する単位回路（メモリセル）は、フリップフロップ回路を基本構成とし、ＣＭＯＳ回路が不可欠である。半導体基板にＮウェル領域、Ｐウェル領域を設け、メモリセルを形成する。
【０００９】
図４（ａ），（ｂ）は、それぞれＳＲＡＭのメモリセル領域を示し、（ａ）はウェルの平面図、（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。図４（ａ）に示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されている。斜線部が１つのメモリセルに使われる領域であり、少なくとも各ウェルが図示しない素子分離膜（例えば、トレンチアイソレーション等）で絶縁分離されている。この斜線部領域を単位領域として、メモリセル（図示せず）がアレイ状に集積される。
【００１０】
図４（ｂ）に示すように、ＮＷＥＬ、ＰＷＥＬの各ウェル領域下に、各ウェル領域に隣接して埋め込み不純物層が設けられている。ここでは、埋め込み不純物層としてＮ型層Ｂ−Ｎが設けられている。Ｎ型層Ｂ-Nは、例えばＰ型基板Ｐ-subにディープ・ウェルを形成することにより構成される。Ｎ型層Ｂ−Ｎは、例えば１つのメモリセルブロック全体に敷設される。これにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止する。
【００１１】
図５は、ＳＲＡＭのメモリセルの一例を示す回路図である。電源−接地間のＰチャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳインバータの入出力を接続し合い、フリップフロップＦＦ１，ＦＦ２が構成されている。
【００１２】
選択用トランジスタＱｓは、ワード線ＷＬの電位制御によって、ビット線ＢＬＬとＢＬＲにおける各信号（書き込みまたは読み出しのデータ）の伝達に寄与する。選択用トランジスタＱｓは、ＰチャネルＭＩＳトランジスタで構成される場合、またはＮチャネルＭＩＳトランジスタで構成される場合がある。
【００１３】
ＳＲＡＭセルはこのような構成により、電源電圧ＶＤＤを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。ＣＭＯＳ回路によって、スタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【００１４】
ＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２は、それぞれ図４（ａ），（ｂ）のＮウェル領域ＮＷＥＬ、Ｐウェル領域ＮＷＥＬのいずれかに形成される。また、選択用トランジスタＱｓも上記Ｎウェル領域ＮＷＥＬまたはＰウェル領域ＮＷＥＬのいずれかに形成される。
【００１５】
上述のような構成のＳＲＡＭセルにおいて、電源電圧ＶＤＤは、Ｎウェル領域ＮＷＥＬ及びその上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２のソース領域となる不純物領域に供給される。電源電圧ＶＤＤは、図示しない電源パッドに繋がるそれぞれ所定箇所に配された電源ラインからビアを介して供給される。
【００１６】
一方、接地電位ＶＳＳは、Ｐウェル領域ＰＷＥＬ及びその上に構成されるＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２のドレイン領域となる不純物領域につながる。また、Ｐウェル領域ＰＷＥＬには高濃度Ｐ型領域のＰ+タップがセル毎（あるいは所定距離おき）にとられる。各セルのＰ+タップはそれぞれ所定箇所に配された配線と電気的に接続され、図示しないグランドパッドに接続される。
【００１７】
【発明が解決しようとする課題】
上述のＳＲＡＭセルにおいて、α線ソフトエラー対策のため、第１の導電型の埋め込み不純物層が設けられている。この場合、第１の導電型の不純物領域である各第１のウェル領域は、埋め込み不純物層に電気的に接続される。この場合、埋め込み不純物層と複数の第１のウェル領域には、一の配線で電位を供給することができる。対して、第２の導電型の不純物領域である第２のウェル領域には、各第２のウェル領域に配線及び配線接続領域に高濃度の第２の導電型の不純物領域（以下、この不純物領域をタップという）を設けていた。すなわち、配線（及びタップ）の配設が、所定の距離毎に必要となっている。配線またはタップの配備は、セル面積の縮小化を妨げる要因の一つとなっていた。
【００１８】
本発明は上記のような事情を考慮してなされたもので、α線ソフトエラー対策の埋め込み不純物層を設けつつ、第２のウェル領域毎の配線または接地用タップを省略することができ、必要な配線（及びタップ）を少なくすることができるＳＲＡＭを有する半導体装置を提供しようとするものである。
【００１９】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板と、 前記半導体基板に設けられた第１の導電型の埋め込み不純物層と、 前記半導体基板において、前記埋め込み不純物層の上方に設けられた第１のウェル領域となる第１の導電型の第１の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第１の不純物領域に近接して設けられ、第２のウェル領域となる前記第１の導電型と逆導電型の第２の導電型の第２の不純物領域と、前記半導体基板において、前記第１の不純物領域と前記第２の不純物領域とを含む領域の周囲に設けられ、前記第２の不純物領域に電気的に接続するガードリング領域となる前記第２の導電型の第３の不純物領域と、を具備することを特徴とする。
【００２０】
本発明に係る半導体集積回路装置によれば、第１の不純物領域及び第２の不純物領域の周囲に第２の不純物領域に電位を供給するためのガードリング領域となる第３の不純物領域が設けられる。これにより、ソフトエラー対策の第２の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第２の不純物領域に電位を供給することができる。
【００２１】
また、本発明の集積回路素子の製造方法は、
半導体基板に第１の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、 前記半導体基板に前記第１の導電型の不純物を注入することにより、前記埋め込み不純物層の上方に、第１のウェル領域となる第１の不純物領域を形成する工程と、 前記半導体基板に前記第１の導電型と逆導電型の第２の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第１の不純物領域に近接する領域に、第２のウェル領域となる第２の不純物領域を形成する工程と、 前記半導体基板に前記第２の導電型の不純物を注入することにより、前記第１の不純物領域と前記第２の不純物領域とを含む領域の周囲に、前記第２の不純物領域に電気的に接続するガードリング領域となる第３の不純物領域を形成する工程と、を具備することを特徴とする。
【００２２】
本発明に係る半導体集積回路装置の製造方法によれば、第１の不純物領域及び第２の不純物領域の周囲に第２の不純物領域に電位を供給するためのガードリング領域となる第３の不純物領域が設けられる。これにより、ソフトエラー対策の第２の導電型の埋め込み不純物層は設けられたまま、ガードリング領域から第２の不純物領域に電位を供給できる半導体集積回路装置を供給することができる。
【００２３】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、セルブロックを示す回路図である。図１において、セルブロックは、ＳＲＡＭセルブロックを示す。セルブロックは、半導体基板に中間層として埋め込まれる第１の導電型の不純物領域である埋め込み不純物層を含む。埋め込み不純物層の上方には、第１のウェル領域となる第１の導電型の不純物領域（以下、第１の不純物領域という）と、第２のウェル領域となる第２の導電型の不純物領域（以下、第２の不純物領域という）が設けられている。第１の導電型は、第２の導電型の逆導電型である。図１に示すように、第１のウェル領域及び第２のウェル領域とは、それぞれ、Ｐウェル領域（ＰＷＥＬ）及びＮウェル領域（ＮＷＥＬ）のいずれか一方である。図１に示すように、１つのセルブロック内には、第１のウェル領域と第２のウェル領域とが、それぞれ複数設けられていてもよい。また、第１のウェル領域と第２のウェル領域とが、交互に複数設けられていてもよい。例えば、図１に示すように、埋め込み不純物層の上に、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが交互に配列されていてもよい。例えば、図１に示す斜線部が、１つのメモリセルに使われる領域である。１つのメモリセルは、少なくとも第１の不純物領域と第２の不純物領域を含み、少なくとも６つの集積回路素子を有している。各ウェル領域、または、各集積回路素子領域の間には、図示しない素子分離絶縁膜が設けられている。メモリセルは、斜線部領域を単位領域として、アレイ状に集積されている。
【００２４】
図２は、図１のＦ２−Ｆ２線に沿う要部を示す断面図である。第１及び第２の不純物領域は、埋め込み不純物層に接していてもよいし、重複していてもよい。少なくとも、第１の不純物領域が埋め込み不純物層に接しているか、重複している場合、第１の不純物領域に電位を供給すれば、埋め込み不純物層にも同電位を供給することができる。例えば、図１、２で示すように、Ｎウェル領域ＮＷＥＬ、Ｐウェル領域ＰＷＥＬが、Ｂ−Ｎに接して設けられている。
【００２５】
このように埋め込み不純物層を設けることにより、α線入射時に生成される少数キャリアが集積回路素子領域へ流れ込むのを防止することができる。
第１のウェル領域においては、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎのいずれか一方が設けられており、第２のウェル領域において、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎの他方が設けられている。これらのトランジスタＱｎ、Ｑｐは、各ウェル領域に複数個設けられていてもよい。セルブロックには、ＰチャネルＭＩＳトランジスタＱｐ、ＮチャネルＭＩＳトランジスタＱｎを含むＣＭＩＳ回路を有するセルが複数構成される。
【００２６】
セルを構成するＣＭＯＳ回路において、電源電圧ＶＤＤは、ＰチャネルＭＩＳトランジスタＱｐのソース領域及びＮウェル領域ＮＷＥＬに供給される。また、接地電位ＶＳＳはＮチャネルＭＩＳトランジスタのソース領域及びウェル領域ＰＷＥＬに供給される。なお、Ｎ型層Ｂ−ＮはＮウェル領域ＮＷＥＬに電気的に接続されているため、Ｎ型層Ｂ−ＮにはＮＷＥＬ電位が供給される。
【００２７】
図１、図２に示すように、この実施形態においては、半導体基板に、少なくとも第１の不純物領域と第２の不純物領域とを含む領域を囲んだガードリング領域ＧＲとなる第２の導電型の第３の不純物領域が設けられている。ガードリング領域ＧＲとなる不純物領域は、埋め込み不純物層となる不純物領域と逆の導電型を示す。第３の不純物領域は、少なくとも第２の不純物領域に接している、または、重複している。すなわち、第３の不純物領域と第２の不純物領域とは、電気的に接続している。従って、例えば、図１から３に示すように、埋め込み不純物層がＮ型の不純物領域である場合、Ｐ型の不純物領域であるガードリング領域が設けられ、ガードリング領域ＧＲに電気的に接続した配線により、Ｐウェル領域（ＰＷＥＬ）に接地電位ＶＳＳを供給する。配線は、金属配線でもよいし、ポリシリコン等からなる配線であってもよい。これによれば、ガードリング領域ＧＲから、第２のウェル領域に電位が供給される。ガードリング領域ＧＲとなる第３の不純物領域は、図３に示すように、埋め込み不純物層の上方に設けられていてもよい。この場合、アルファ線によるソフトエラーをより効果的に防ぐことができる。ガードリング領域は、第１のウェル領域と第２のウェル領域とが交互に複数設けられている領域の周囲に設けられてもよい。半導体基板のガードリング領域ＧＲにおける配線接続箇所には、タップ領域ＴＡＰが設けられてもよい。タップ領域ＴＡＰとは、ガードリング領域ＧＲにおける第２の導電型の不純物の濃度よりも高濃度の第２の導電型の不純物を含む領域である。例えば、図１に示すように、半導体基板のガードリング領域ＧＲに、Ｐ+タップＴＡＰが配設されてもよい。
【００２８】
これにより、ソフトエラー対策の第１の導電型の埋め込み不純物層が設けられたまま、ガードリング領域ＧＲから第２のウェル領域に電位を供給することができる。従って、第２のウェル領域毎に配線を設ける必要がなくなる。
【００２９】
すなわち、複数のＣＭＩＳ型回路、ここではＳＲＡＭのメモリセルブロックに関する電位がガードリング領域ＧＲにおいてまとめて取れる。例えば、複数のＰウェル領域に供給する基準電位をガードリング領域において、一括してとることができる。この結果、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルの基準バイアスを全体的に与えることができる。また、タップを設ける場合は、各第２のウェル領域毎にタップを設ける必要がなくなる。このため、集積回路素子の面積の縮小化に寄与する。
【００３０】
図３は、本発明を適用したＳＲＡＭのメモリセルの一例を示す回路図である。電源−接地間のＰチャネルＭＩＳトランジスタＱｐ１（Ｑｐ２）、ＮチャネルＭＩＳトランジスタＱｎ１（Ｑｎ２）で構成される互いのＣＭＩＳインバータの入出力を接続し合い、フリップフロップＦＦ１，ＦＦ２が構成されている。
【００３１】
選択用トランジスタＱｓは、ワード線ＷＬの電位制御によりビット線ＢＬＬとＢＬＲにおける各相補信号（書き込みまたは読み出しのデータ）の伝達に寄与する。選択用トランジスタＱｓはＰチャネルＭＩＳトランジスタで構成される場合、またはＮチャネルＭＩＳトランジスタで構成される場合がある。
【００３２】
ＳＲＡＭセルはこのような構成により、電源電圧ＶＤＤを印加している限り継続的に記憶された情報が維持され、リフレッシュ動作は不要である。ＣＭＩＳ回路によってスタンバイ時の消費電流は極めて小さく、かつ高速なアクセス時間が実現される。
【００３３】
上記ＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２及びＮチャネルＭＩＳトランジスタＱｎ１、Ｑｎ２は、それぞれ図１のＮウェル領域ＮＷＥＬ、Ｐウェル領域ＮＷＥＬに形成される。また、選択用トランジスタＱｓも上記ＮＷＥＬまたはＰＷＥＬいずれかに形成される。
【００３４】
上記のような構成のＳＲＡＭセルにおいて通常、電源電圧ＶＤＤはＮウェル領域ＮＷＥＬ及びその上に構成されるＰチャネルＭＩＳトランジスタＱｐ１、Ｑｐ２のソース領域に供給される。電源電圧ＶＤＤは、図示しないそれぞれ所定箇所に配された電源ラインからビアを介して伝達され、一方が電源パッドに繋がっている。
【００３５】
一方、接地電位ＶＳＳはＰウェル領域ＰＷＥＬ及びその上に構成されるＮチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２のドレイン領域につながる。ここで、Ｐウェル領域ＰＷＥＬへの接地電位ＶＳＳ供給は、ウェル領域ＰＷＥＬの周囲に設けられたガードリング領域ＧＲで達成される。すなわち、ガードリング領域ＧＲに接地電位ＶＳＳを供給する配線が接続される。また、ガードリング領域ＧＲにおいて、Ｐ+タップＴＡＰが配設されてもよい。これにより、各セルの接地電位を供給する配線は、ガードリング領域ＧＲに電気的に接続し、図示しないグランドパッドへと電気的に接続されるものである。
【００３６】
上記構成によれば、α線ソフトエラー対策のための埋め込み不純物層が設けられるＳＲＡＭセルブロックに関し、各セル毎の第２のウェル領域に対する電位供給のための配線の接続が不要になる。さらに、タップを設ける場合は、各セル毎の第２のウェル領域にタップを設ける必要がなくなる。これにより、ソフトエラー対策の埋め込み不純物層が設けられたまま、メモリセルアレイの基準電位（接地電位）ＶＳＳ又は電源電圧ＶＤＤをセルブロック周囲でまとめて取れる。これにより、半導体装置の面積を縮小化することができる。
【００３７】
次に、上記半導体装置の製造方法について、説明する。
まず、半導体基板に埋め込み不純物層を形成する。埋め込み不純物層は、第１の導電型の不純物を半導体基板に注入することにより形成する。例えば、埋め込み不純物層は、第２の導電型の不純物を含む半導体基板に、第１の導電型のディープ・ウェルを形成することにより構成される。または、埋め込み不純物層は、イオン注入条件を制御することにより、所望の深さに不純物注入することにより設けてもよい。半導体基板には、予め、第２の導電型の不純物が注入されていてもよい。例えば、図１から３に示すように、Ｐ型の半導体基板にＮ型の不純物を注入することにより、埋め込みＮ型層Ｂ−Ｎを形成する。
次に、第１の導電型の不純物を注入することにより、半導体基板の埋め込み不純物領域の上方に第１のウェル領域となる第１の導電型の第１の不純物領域を形成し、第２の導電型の不純物を注入することにより、半導体基板の埋め込み不純物層の上方に第２のウェル領域となる第２の導電型の第２の不純物層を形成する。複数の第１のウェル領域または第２のウェル領域が、同一工程によって設けられてもよい。第１の不純物領域は、第２の不純物領域を形成する前に設けてもよいし、第２の不純物領域を形成した後に設けてもよい。また、第１の不純物領域または第２の不純物領域は、埋め込み不純物層の形成前に形成してもよい。第１の不純物領域は、埋め込み不純物層に接するか、少なくとも一部が重複するように設けられる。例えば、図１から３に示すように、埋め込みＮ型層Ｂ−Ｎの上方に、Ｐウェル領域（ＰＷＥＬ）とＮウェル領域（ＮＷＥＬ）とを、埋め込みＮ型層Ｂ−Ｎに接するように形成してもよい。
【００３８】
次に、半導体基板の第１の半導体領域と第２の半導体領域を含むメモリセルアレイを囲む領域に、第２の導電型の不純物を注入することにより、ガードリング領域となる第３の半導体領域を形成する。第３の半導体領域は、第２の半導体領域に接するか、少なくとも一部が重複するように設けられる。例えば、図１から３に示すように、Ｐウェル領域（ＰＷＥＬ）を、Ｐ型のガードリング領域ＧＲに接するように形成してもよい。
次に、各ウェル領域、または、各集積回路素子領域の間に素子分離絶縁膜を設け、各集積回路素子領域にＰチャネルＭＩＳトランジスタＱｐまたはＮチャネルＭＩＳトランジスタＱｎを形成する。
この後、このように形成された半導体集積回路装置をプリント配線基板に実装して、半導体パッケージを形成してもよい。このような半導体パッケージにおいては、α線によるソフトエラーをより効果的に防ぐことができる。
【００３９】
【発明の効果】
以上に説明したように、本発明によれば、第１の導電型の埋め込み不純物層の上に、第１の導電型の第１のウェル領域と第１の導電型と逆導電型の第２の導電型の第２のウェル領域とを設け、第１のウェル領域と第２のウェル領域とを含むメモリセルアレイの周囲に第２の導電型のガードリング領域を設け、ガードリング領域を介して第２のウェル領域に電位を供給する。これにより、ソフトエラー対策の埋め込み不純物層が敷設されたまま、各第２のウェル領域に同時に電位を供給することができ、さらに、第２のウェル領域毎にタップを設ける必要もなくなる。この結果、α線ソフトエラー対策の埋め込み不純物層を設けつつ、電位供給のための配線又はタップを少なくすることができるため、半導体装置を小面積化することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体集積回路装置の要部を示す概略平面図であり、ＳＲＡＭのメモリセルブロックを示す回路図である。
【図２】 本発明の一実施形態に係る半導体集積回路装置の要部であり、図１のＦ２−Ｆ２線に沿う要部を示す断面図である。
【図３】 本発明を適用したＳＲＡＭのメモリセルの一例を示す回路図である。
【図４】 （ａ），（ｂ）は、それぞれＳＲＡＭのメモリセル領域を示し、（ａ）はウェルの平面図、（ｂ）は（ａ）の４Ｂ−４Ｂ線に沿う断面図である。
【図５】 ＳＲＡＭのメモリセルの一例を示す回路図である。
【符号の説明】
Ｐ-sub…Ｐ型の半導体基板
Ｂ−Ｎ…埋め込みＮ型層
ＰＷＥＬ…Ｐウェル領域
ＮＷＥＬ…Ｎウェル領域
Ｑｐ，Ｑｐ１，Ｑｐ２…ＰチャネルＭＯＳトランジスタ
Ｑｎ，Ｑｎ１，Ｑｎ２…ＮチャネルＭＯＳトランジスタ
Ｑｓ…選択用トランジスタ
ＦＦ１，ＦＦ２…フリップフロップ
ＧＲ…ガードリング領域
ＴＡＰ…Ｐ+タップ
ＶＤＤ…電源電圧
ＶＳＳ…接地電位
Claims (12)
- 半導体基板と、
前記半導体基板に設けられた第１の導電型の埋め込み不純物層と、
前記半導体基板において、前記埋め込み不純物層の上方に設けられた第１のウェル領域となる第１の導電型の第１の不純物領域と、
前記半導体基板において、前記埋め込み不純物層の上方に前記第１の不純物領域に近接して設けられ、第２のウェル領域となる前記第１の導電型と逆導電型の第２の導電型の第２の不純物領域と、
前記半導体基板において、前記第１の不純物領域と前記第２の不純物領域とを含む領域の周囲に設けられ、前記第２の不純物領域に電気的に接続するガードリング領域となる前記第２の導電型の第３の不純物領域と、
前記第３の不純物領域に電気的に接続する配線と、を具備し、
前記第３の不純物領域において、前記配線が接続する領域における前記第２の導電型の不純物の濃度は、前記配線が接続する領域以外における前記第２の導電型の不純物の濃度よりも高いことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第２の不純物領域は、前記第３の不純物領域に接していることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第２の不純物領域は、前記第３の不純物領域と重なりを有することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第１の不純物領域は、前記埋め込み不純物層に接していることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第１の不純物領域は、前記埋め込み不純物層と重なりを有することを特徴とする半導体集積回路装置。 - 請求項1載の半導体集積回路装置において、
前記第１の不純物領域及び第２の不純物領域のいずれか一方の上方に、ＰチャネルＭＩＳトランジスタの少なくとも一部を有し、 前記第１の不純物領域及び第２の不純物領域のいずれか他方の上方に、ＮチャネルＭＩＳトランジスタの少なくとも一部を有することを特徴とする半導体集積回路装置。 - 半導体基板に第１の導電型の不純物を注入することにより、埋め込み不純物層を形成する工程と、
前記半導体基板に前記第１の導電型の不純物を注入することにより、前記埋め
込み不純物層の上方に、第１のウェル領域となる第１の不純物領域を形成する工程と、
前記半導体基板に前記第１の導電型と逆導電型の第２の導電型の不純物を注入することにより、前記埋め込み不純物層の上方であって前記第１の不純物領域に近接する領域に、第２のウェル領域となる第２の不純物領域を形成する工程と、
前記半導体基板に前記第２の導電型の不純物を注入することにより、前記第１
の不純物領域と前記第２の不純物領域とを含む領域の周囲に、前記第２の不純物領域に電気的に接続するガードリング領域となる第３の不純物領域を形成する工程と、
前記第３の不純物領域の形成工程の後に、前記第３の不純物領域に電気的に接続する配線を形成する工程と、
前記配線を形成する工程の前に、前記配線が接続する領域の第２の導電型の不純物の濃度が、前記配線が接続する領域以外の第２の導電型の不純物の濃度よりも高くなるように、前記第３の不純物領域の前記配線が接続する領域に前記第２の導電型の不純物を注入する工程と
を具備することを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第２の不純物領域の形成工程において、前記第２の不純物領域は、前記第３の不純物領域に接するように形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第２の不純物領域の形成工程において、前記第２の不純物領域は、前記第３の不純物領域と重なりを有するように形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第１の不純物領域の形成工程において、前記第１の不純物領域は、前記埋め込み不純物層に接するように形成されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第１の不純物領域の形成工程において、前記第１の不純物領域は、前記埋め込み不純物層と重なりを有するように形成されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置の製造方法において、
前記第３の不純物領域の形成工程の後に、前記第１の不純物領域及び第２の不純物領域のいずれか一方の上方には、ＰチャネルＭＩＳトランジスタの少なくとも一部を形成し、前記第１の不純物領域及び第２の不純物領域のいずれか他方の上方には、ＮチャネルＭＩＳトランジスタの少なくとも一部を形成することを特徴とする半導体集積回路装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
| US10/198,627 US6730947B2 (en) | 2001-07-18 | 2002-07-18 | Semiconductor integrated circuit apparatus having an periphery impurity layer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-218787 | 2001-07-18 | ||
| JP2001218787 | 2001-07-18 | ||
| JP2002207064A JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003100904A JP2003100904A (ja) | 2003-04-04 |
| JP3891063B2 true JP3891063B2 (ja) | 2007-03-07 |
Family
ID=26618963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002207064A Expired - Fee Related JP3891063B2 (ja) | 2001-07-18 | 2002-07-16 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6730947B2 (ja) |
| JP (1) | JP3891063B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4755405B2 (ja) * | 2004-10-13 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7199431B2 (en) * | 2004-10-25 | 2007-04-03 | Taiwan Semiconductor Manufacturing Company | Semiconductor devices with reduced impact from alien particles |
| JP4783022B2 (ja) | 2005-01-17 | 2011-09-28 | 株式会社東芝 | 半導体集積回路装置 |
| US7084660B1 (en) | 2005-04-04 | 2006-08-01 | International Business Machines Corporation | System and method for accelerated detection of transient particle induced soft error rates in integrated circuits |
| US7238547B2 (en) | 2005-04-04 | 2007-07-03 | International Business Machines Corporation | Packaging integrated circuits for accelerated detection of transient particle induced soft error rates |
| JP5922994B2 (ja) | 2012-06-13 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | Ｄｒａｍ装置 |
| US9058853B2 (en) * | 2012-08-16 | 2015-06-16 | Xilinx, Inc. | Integrated circuit having improved radiation immunity |
| US9462674B1 (en) | 2013-08-26 | 2016-10-04 | Xilinx, Inc. | Circuits for and methods of providing a charge device model ground path using substrate taps in an integrated circuit device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101547B2 (ja) * | 1985-05-13 | 1994-12-12 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US5286991A (en) * | 1992-08-26 | 1994-02-15 | Pioneer Semiconductor Corporation | Capacitor for a BiCMOS device |
| US5594683A (en) * | 1995-04-07 | 1997-01-14 | Chen; Ming-Jer | SRAM cell using a CMOS compatible high gain gated lateral BJT |
| KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| JP3196714B2 (ja) * | 1998-03-05 | 2001-08-06 | 日本電気株式会社 | トリプルウェル構造の半導体集積回路の製造方法 |
| JP3505467B2 (ja) * | 2000-03-30 | 2004-03-08 | 株式会社東芝 | 半導体集積回路 |
| US6590800B2 (en) * | 2001-06-15 | 2003-07-08 | Augustine Wei-Chun Chang | Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL |
-
2002
- 2002-07-16 JP JP2002207064A patent/JP3891063B2/ja not_active Expired - Fee Related
- 2002-07-18 US US10/198,627 patent/US6730947B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6730947B2 (en) | 2004-05-04 |
| US20030034493A1 (en) | 2003-02-20 |
| JP2003100904A (ja) | 2003-04-04 |
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| JP2005123285A (ja) | 半導体記憶装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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