KR0181348B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR0181348B1
KR0181348B1 KR1019940022257A KR19940022257A KR0181348B1 KR 0181348 B1 KR0181348 B1 KR 0181348B1 KR 1019940022257 A KR1019940022257 A KR 1019940022257A KR 19940022257 A KR19940022257 A KR 19940022257A KR 0181348 B1 KR0181348 B1 KR 0181348B1
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시게루 기꾸다
기요히로 후루따니
미고또 수와
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • Y10S438/901—Capacitive junction

Abstract

본 발명에 따른 반도체장치는 p기판의 주표면에 기억회로영역과 주변회로영역을 포함한다.
n웰은 기억회로영역을 포함하는 p웰과 주변회로영역을 포함하는 p웰을 둘러싼다. 그 결과, 커패시터소자가 반도체 기판에 형성된다. 반도체장치를 미세화하고, 소자간의 접속의 신뢰성을 향상하는 것이 가능하다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명에 따른 제1실시예의 반도체 장치의 단면구조를 나타내는 제1 다이어그램.
제2도는 본 발명에 따른 제1실시예의 반도체 장치의 단면구조를 나타내는 제 2다이어그램.
제3도는 본 발명에 따른 제2실시예의 반도체 장치의 단면구조를 나타내는 제1다이어그램.
제4도는 본 발명에 따른 제2실시예의 반도체 장치의 단면구조를 나타내는 제2 다이어그램.
제5도는 본 발명에 따른 제3실시예의 반도체 장치의 구조를 나타내는 단면도.
제6∼9도는 본 발명에 따른 제3실시예의 반도체 장치의 제조과정의 제14공정을 나타내는 단면도.
제10도는 본 발명에 따른 제4실시예의 반도체 장치의 구조를 나타내는 단면도.
제11도는 본 발명에 따른 제5실시예의 반도체 장치의 구조를 나타내는 단면도.
제12도는 본 발명에 따른 제6실시예의 반도체 장치의 구조를 나타내는 단면도.
제13도는 본 발명에 따른 제7실시예의 반도체 장치의 구조를 나타내는 단면도.
제14도는 본 발명에 따른 제8실시예의 반도체 장치의 구조를 나타내는 단면도.
제15도는 본 발명에 따른 제9실시예의 반도체 장치의 평면도.
제16도는 본 발명에 따른 제9실시예의 반도체 장치의 구조를 나타내는 제1단면도.
제17도는 본 발명에 따른 제9실시예의 반도체 장치의 구조를 나타내는 제2단면도.
제18도는 본 발명에 따른 제10실시예의 반도체 장치의 평면도.
제19도는 본 발명에 따른 제10실시예의 반도체 장치의 구조를 나타내는 제2단면도.
제21도는 본 발명에 따른 제10실시예의 반도체 장치의 구조를 나타내는 제2 단면도.
제21도는 본 발명에 따른 제11실시예의 반도체 장치의 평면도.
제22도는 본 발명에 따른 제11실시예의 반도체 장치의 구조를 나타내는 제1단면도.
제23도는 본 발명에 따른 제11실시예의 반도체 장치의 구조를 나타내는 제2단면도.
제24도는 본 발명에 따른 제12실시예의 반도체 장치의 구조를 나타내는 단면도.
제25도는 본 발명에 따른 제12실시예의 반도체 장치의 등가회로도.
제26도는 본 발명에 따른 제13실시예의 반도체 장치의 구조를 나타내는 단면도.
제27도는 본 발명에 따른 제13실시예의 반도체 장치의 평면도.
제28도는 본 발명에 따른 제14실시예의 반도체 장치의 구조를 나타내는 단면도.
제29도는 본 발명에 따른 제15실시예의 반도체 장치의 구조를 나타내는 단면도.
제30도는 본 발명에 따른 제16실시예의 반도체 장치의 구조를 나타내는 단면도.
제31도는 종래의 반도체 장치의 평면도.
제32도는 종래의 디커플링 커패시터의 구조를 나타내는 단면도.
제33도는 종래의 반도체 장치의 구조를 나타내는 제1∼4단면도.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 내부에 용량소자를 형성할 수 있고 미세화가 가능한 반도체 장치 및 그 제조방법에 관한 것이다.
종래에는 용량소자가 반도체 장치의 집적회로에 형성되는 경우, 전극으로서 기능하는 배선층을 대향시켜 형성된 용량소자와, MOS 트랜지스터의 소스/드레인 영역과 게이트 사이에 형성된 MOS 커패시터가 사용된다.
용량소자로는 집적회로의 신호를 지연하기 위하여 사용되는 소형에서부터 집적회로의 동작시에 외부로부터 제공되는 전원전압이 내부에서 변동될 때 노이즈의 발생을 방지하는 디커플링 커패시터(decoupling capacitor)로서 사용되는 대형까지 있다.
제31도를 참조하여 반도체 기억장치의 구성개념을 설명한다.
도면에는 반도체 기판이 메모리셀 어레이 영역(200)과, 주변회로영역(202) 및 배선영역(204)으로 구부되어 있다. 종래에는 큰 용량을 필요로하는 전원용 디커플링 커패시터가 배선영역(204)아래에 MOS 커패시터에 의해 형성되어 있다. 이것은, 배선층을 대향시켜 형성되는 용량소자의 경우에 배선층간의 절연층의 큰 두께가 단위면적당 용량을 작게 하기 때문이다. 또한 용량소자로서 사용되는 배선층은 신호배선으로서 사용될 수 없다.
반면, 용량소자가 MOS 커패시터를 사용하여 형성되는 경우, MOS 트랜지스터의 게이트산화막에 대향하는 게이트전극과 온 상태의 MOS 트랜지스터의 채널간의 용량이 형성된다. 그러므로 비교적 단위면적당 큰 용량이 생긴다.
제32도를 참조하여 MOS 트랜지스터를 사용하여 형성된 전원용 디커플링 커패시터의 구성을 설명한다.
도면에서는, n채널 MOS 트랜지스터를 사용하는 전원용 디커플링 커패시터의 일예가 좌측에 표시되어 있고, p채널 MOS 트랜지스터를 사용하는 전원용 디커플링 커패시터의 일예가 우측에 표시되어 있다. 좌측의 n채널 MOS 트랜지스터를 사용하는 전원용 디커플링 커패시터는 P기판(206)상에 형성된 p우물(208)을 포함한다. n채널 MOS 트랜지스터(210)는 p우물(208)의 표면에 형성된다. n채널 MOS 트랜지스터(210)의 소스/드레인 영역에는 접지전위 Vss가 제공된다. n채널 MOS 트랜지스터(210)의 게이트전극에는 외부전원전위 Vcc가 공급된다. p우물(208)에는 p+불순물 영역(212)을 통하여 내부에서 발생된 부전위 VBB가 제공된다. p채널 MOS 트랜지스터를 사용하는 전원용 디커플링 커패시터는 P기판(206) 상에 형성된 n우물(207)을 포함한다. p채널 MOS 트랜지스터(214)는 n우물(207)의 표면에 형성된다. p채널 MOS 트랜지스터의 소스영역과 드레인영역에는 외부전원전압 Vcc가 제공된다. p채널 MOS 트랜지스터(214)의 게이트전극에는 접지전위 Vss가 제공된다. n우물(207)에는 n+불순물 영역(216)을 통하여 외부전원전위 Vcc가 제공된다. 전원용 디커플링 커패시터에는 MOS 트랜지스터의 채널영역을 턴온하여, 채널영역과 게이트전극 사이에 커패시터를 형성한다.
MOS 트랜지스터가 일반적으로 전원용 디커플링 커패시터로서 사용되지만, 주변회로의 신호를 지연시키기 위하여도 사용될 수 있다. 이러한 경우에 지연되어야 하는 신호노드는 MOS 트랜지스터의 게이트전극에 접속되어진다. 제33도를 참조하여, 다이나믹형 랜덤 액세스 메모리(dynamic type fandom access memory)의 구성에 대하여 설명한다. 제33도는 일본의 전자통신정보학회 (STM 90-201-P43, 1990)의 연구회에 개시된 다이나믹형 랜덤 액세스 메모리(이하 DRAM으로 약칭함)의 단면 개념도이다.
DRAM은 p기판(206) 상에 n채널 MOS 트랜지스터(226)가 위에 형성되어 있는 p우물(218)을 포함하는 주변회로영역(1000)과, 센스증폭기가 예를 들면, p채널 MOS 트랜지스터(228)등에 의하여 위에 형성되어 있는 n우물(220)을 포함하는 주변회로영역(2000)과, 메모리셀 등이 n채널 MOS 트랜지스터(232) 등에 의하여 위에 형성되어 있는 p우물(222)을 포함하는 기억회로영역(3000)을 포함한다.
주변회로영역(1000)에서는, 접지전위 Vss가 p+불순물 영역(224)을 통하여 p우물(218)에 인가된다.
주변회로영역(2000)에서는, 외부전원전위Vcc가 n+불순물 영역(230)을 통하여 n우물(220)에 인가된다.
기억회로영역(3000)에서는, 내부에서 발생된 부전위 VBB가 p+불순물 영역(234)을 통하여 p우물(222)에 인가된다. n우물(220)은 p우물(218)과 동일한 전위 Vss가 제공되는 p기판(206)과 VBB전위가 제공되는 p우물(222)을 분리하기 위하여 p우물(222)을 둘러싸도록 형성된다. n우물(220)이 상술한 바와 같이 p우물(222)을 둘러싸도록 형성된다.
n우물(220)이 상술한 바와 같이 p우물(222)하측에 형성되는 구조는 일반적으로 트리플 우물 구조(triple well configuration)라고 불리워진다. 전원용 디커플링 커패시터가 이러한 트리플 우물 구조를 가지는 DRAM에 형성되는 경우에, n채널 MOS 트랜지스터(210)는 예를 들면, 제34도에서와 같이 p우물(218)의 p+불순물 영역(224) 옆에 형성된다. 제35도는 1989년에 개최된 International Solid-State Circuits의 회보에 개시된 DRAM의 단면 개념도이다. 이 도면의 DRAM은 n기판(206)상에, 전압강하회로가 예를 들면, p채널 MOS 트랜지스터(244) 등에 의하여 위에 형성되어 있는 n우물(236)을 포함하는 주변회로영역(4000)과, 입력보호회로가 예를 들면, n채널 MOS 트랜지스터(250) 등에 의하여 위에 형성되어 있는 p우물 영역(238)을 포함하는 주변회로영역(5000)과, 센스증폭기가 예를 들면, p채널 MOS 트랜지스터(252) 등에 의하여 위에 형성되어 있는 n우물(240)을 포함하는 주변회로영역(6000)과, 메모리셀이 예를 들면, n채널 MOS 트랜지스터(260) 등에 의하여 위에 형성되어 있는 p우물(242)을 포함하는 기억회로영역(7000)을 포함한다. 주변회로영역(4000)에서는 외부전원전위 Vcc가 n+불순물 영역(246)을 통하여 n우물(236)에 주어진다. 주변회로영역(5000)에서는 접지전위 Vss가 p+불순물 영역(248, 256)을 통하여 p우물(238)에 주어진다. 주변회로 영역(6000)에서는, 내부전원전위 VINT가 n+불순물 영역(254)을 통하여 n우물(240)에 주어진다. 기억회로영역(7000)에서는, 내부에서 발생된 부전위 VBB가 p+불순물 영역(258)을 통하여 p우물(242)에 주어진다. 이 도면에 표시된 DRAM 또한 n우물(236)과 동일한 전위 Vcc가 제공되는 n기판(206)과 내부전원전위 VINT가 제공되는 n우물(240)을 분리하기 위하여 p우물(238)이 n우물(240)을 둘러싸도록 형성되는 트리플 우물 구조를 가진다.
상술한 바와 같이, 종래의 트리플 우물 구조는 전위가 다른 동일한 도전형의 우물을 분리하기 위하여 사용되었다.
전원용 디커플링 커패시터가 제35도에서와 같이 DRAM에서 사용되는 경우, p채널 MOS 트랜지스터(214)가 예를 들면, 제36도에서와 같이 n우물(236)의 영역에 형성된다.
그러나, 상기 종래의 기술에서는, 디커플링 커패시터가 종래의 DRAM 구조에서 형성될 때, MOS 트랜지스터는 제34, 36도에서와 같이 우물영역의 표면에 형성되어야만 한다. 그 결과, 반도체 장치의 면적이 증가하고 반도체 장치의 미세화가 불가능하게 된다. 디커플링 커패시터가 소자에 충분히 접속되지 않는 경우, 노이즈가 제거될 수 없게 되어, 반도체 장치의 오작동이 발생된다.
본 발명의 목적은 용량소자를 반도체 기판에 형성함으로써 미세화가 가능하게 되고, 소자간의 접속의 신뢰도가 높은 반도체 장치와 그 제조방법을 제공하는 것이다. 상기 목적을 달성하기 위하여, 본 발명의 특징에 따른 반도체 장치는 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고 제1회로영역을 가지는 제2도전형의 제1불순물 영역과 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고 제 2 회로영역을 가지는 제1도전형의 제 2불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고 제3회로영역을 가지는 제1도전형의 제3불순물 영역을 포함한다. 그 반도체 기판과 그 제3불순물 영역은 동일한 전위로 설정되며, 그 제1불순물 영역은 그 반도체 기판과 그 제3불순물 영역과는 다른 전위로 설정되며, 그 제2불순물 영역은 그 제1불순물 영역과는 다른 전위로 설정된다.
바람직하게는 그 반도체 기판과 그 제3 불순물영역은 p형의 제1전위로 설정되며, 그 제1불순물 영역은 그 제1전위보다 높은 n형의 제2전위로 설정되며, 그 제2불순물 영역은 그 제2전위보다 낮은 p형의 제3전위로 설정된다. 또한, 바람직하게는 그 반도체 기판과 그 제3불순물 영역은 n형의 제1전위로 설정되며 그 제1불순물 영역은 그 제1전위보다 낮은 p형의 제2전위로 설정되며 그 제 2불순물 영역은 그 제2전위보다 높은 n형의 제3전위로 설정된다.
또한 바람직하게는 그 제1회로영역과 그 제3회로영역은 주변회로를 형성하고 그 제2회로영역은 기억회로영역을 형성한다. 또한 바람직하게는 그 제 1, 2, 3 불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
반도체 장치에 따르면, 접합용량은 제1불순물 영역과 제3불순물 영역 사이의 계면면적과 제1불순물 영역과 반도체 기판의 계면면적의 증가에 따라 증가한다. 그 결과, 디커플링 커패시터가 소자형성 영역의 증가없이 형성될 수 있다.
본 발명의 다른 특징에 따른 반도체 장치는 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성하고, 제1회로영역을 가지는 제2도전형의 제1불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고 제 2 회로영역을 가지는 제1도전형의 제2불순물 영역과 그 제1불순물 영역에 제1측면과 저면의 일부를 가지는 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형서되며, 그 제3회로영역을 가지는 제1도전형의 제3불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되어 그 제3불순물 영역의 제2측면과 저면의 일부를 둘러싸는 제2도전형의 제4불순물 영역을 포함한다. 그 반도체 기판과 그 제3불순물 영역은 동일한 전위로 설정되며, 그 제1불순물 영역과 그 제4불순물 영역은 다른 전위로 설정되며, 그 제2불순물 영역과 그 제3불순물 영역은 다른 전위로 설정된다.
바람직하게는, 그 반도체 기판과 그 제3불순물 영역은 p형의 제1전위로 설정되며, 그 제1불순물 영역은 그 제1전위보다 높은 n형의 제2전위로 설정되며, 그 제2불순물 영역은 그 제2전위보다 낮은 p형의 제3전위로 설정되며, 그 제4불순물 영역이 그 제 1전위보다 높은 n형의 제4전위로 설정된다.
또한 바람직하게는, 그 반도체 기판과 그 제3불순물 영역은 n형의 제1전위로 설정되며 그 제1불순물 영역은 그 제1전위보다 낮은 p형의 제2전위로 설정되며, 그 제2 불순물 영역이 그 제2전위보다 높은 n형의 제3전위로 설정되며, 그 제4불순물 영역이 그 제1전위보다 낮은 p형의 제4전위로 설정된다.
또한, 바람직하게는, 그 제1회로영역과 그 제3회로영역은 주변회로를 형성하고, 그 제2회로영역은 기억회로영역을 형성한다. 또한, 바람직하게는, 그 제1, 2, 3, 4 불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다. 반도체 장치에 따르면 접합용량은 제2불순물 영역과 제4불순물 영역 사이의 계면의 면적과 제4불순물 영역과 반도체 기판과의 계면면적의 증가에 따라 증가한다. 그 결과, 디커플링 커패시터는 소자형성영역을 증가하지 않고 형성될 수 있다.
본 발명의 또 다른 특징에 따른 반도체 장치는, 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이에 형성되는 제2도전형의 제1불순물층과, 그 제1불순물층의 상면과 접하도록 형성되는 제1도전형의 제2불순물층과, 그 제2불순물층의 상면과 접하도록 형성되고 그 제1불순물층에 전기적으로 접속되는 제2도전형의 제3불순물층과 그 제3불순물층의 상면과 접하도록 형성되고 그 제2불순물층에 전기적으로 접속되는 제1도전형의 제4불순물층을 포함한다. 그 제1불순물층과 그 제3 불순물층은 그 제2불순물층과 그 제4불순물층과는 다른 전위로 설정된다.
바람직하게는, 그 제1불순물층과 그 제3불순물층은 접지전위로 설정되며, 그 제 2 불순물층과 그 제4불순물층은 전원전위로 설정된다. 또한, 바람직하게는, 반도체 소자는 그 반도체 기판과 그 제4불순물층 사이에 형성되어 있는 불순물 활성영역을 포함한다. 그 불순물 활성영역은, 그 제4불순물층에 전기적으로 접속되는 제1도전형의 제5불순물층과, 그 제3불순물층에 전기적으로 접속되는 제2도전형의 제6불순물층을 포함한다. 또한, 바람직하게는, 그 제1, 2, 3, 4 불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는 제1도전형 반도체 영역과 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과 그 제1불순물 영역에 인접하게 형성되는 제2도전형의 제2불순물 영역과 그 반도체 영역의 주표면으로부터 소정의 깊이에 형성되어 그 제1불순물 영역과 그 제2불순물 영역으로 연장되는 제2도전형의 불순물층을 포함한다. 그 제1불순물 영역과 그 제2불순물 영역은 다른 전위로 설정하며, 그 제2불순물 영역과 그 불순물층은 동일한 전위로 설정된다.
바람직하게는, 그 복수의 불순물층은 깊이방향으로 다른 위치에 형성된다. 또한 바람직하게는, 그 제1불순물 영역은 접지전위로 설정되며 그 불순물 층은 전원전위로 설정된다. 또한 바람직하게는 그 제1불순물 영역은 전원전위로 설정되며, 그 불순물층은 그 전위보다 낮은 전위로 설정된다. 또한, 바람직하게는, 그 제1불순물 영역과 제2불순물 영역과 불순물층은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는 제1도전형 반도체 영역,과 그 반도체 영역의 주표면으로부터 제1깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과 그 반도체 영역의 표면으로부터 그 제1깊이보다 더 깊은 제2깊이에서 그 제 불순물 영역에 인접하게 형성되는 제2도전형의 제2불순물 영역과 그 제1깊이와 그 제2깊이 사이의 깊이에 형성되어 그 반도체 영역과 그 제2불순물 영역으로 연장되는 제2도전형의 제3불순물 영역을 포함한다. 그 반도체 영역과 그 제3불순물 영역은 다른 전위로 설정된다. 바람직하게는 그 반도체 영역은 접지전위로 설정되며, 그 제3불순물 영역은 전원전위로 설정된다. 또한 바람직하게는 제1, 2, 3불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는, 제1도전형 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되며, 그 주표면과 평행하게 세로로 연장되는 제1도전형의 제1불순물 영역과 그 제1불순물 영역에 인접하여 형성되어, 그 주표면과 평행하게 연장되는 제2도전형의 제2불순물 영역과, 그 제2불순물 영역에 인접하여 형성되어, 그 주표면과 평행하게 연장되는 제1도전형의 제3불순물 영역과, 그 제3불순물 영역에 인접하여 형성되어, 그 주표면과 평행하게 연장되는 제2도전형의 제4불순물 영역을 포함한다. 그 제1불순물 영역과 그 제3불순물 영역은 각각의 제1단측에 전기적으로 접속된다. 그 제2불순물 영역과 그 제4불순물 영역은 각각 그 제1불순물 영역과 그 제3불순물 영역의 제2단측에 전기적으로 접속된다.
제1단측은 제2단측의 반대편에 위치한다. 그 제1불순물 영역과 그 제3불순물 영역은 그 제2불순물 영역과 그 제4불순물 영역과는 다른 전위로 설정된다. PN 접합은 제1불순물 영역과 제 3 불순물 영역 사이에 부전압 바이어스로 형성된다. 바람직하게는 그 제1불순물 영역과 그 제3불순물 영역은 접지전위로 설정되며, 그 제2불순물 영역과 그 제4불순물 영역은 전원전위로 설정된다. 또한, 바람직하게는, 그 제1, 2, 3, 4불순물 영역들은 각각의 고 이온 에너지 주입에 의해 각각 형성된다. 본 발명의 또 다른 특징에 따른 반도체 장치는, 제1도전형 반도체 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과, 그 반도체 영역과 그 제1불순물 영역으로 연장되고 그 반도체 영역의 주표면과 평행하게 세로로 연장되면서 형성되는 제2도전형의 제2불순물 영역과 그 제1불순물 영역에 인접하게 형성되어, 그 제2불순물 영역과 평행하게 세로로 연장되는 제2도전형의 제3불순물 영역을 포함한다. 그 제2불순물 영역과 그 제3불순물 영역은 각각의 단부에 전기적으로 접속한다. 그 제1불순물 영역은 그 제2불순물 영역과 그 제3불순물 영역과는 다른 전위로 설정된다.
바람직하게는, 그 제1불순물 영역은 접지전위로 설정되며 그 제2불순물 영역과 그 제3불순물 영역은 전원전위로 설정된다. 또한 바람직하게는 그 복수의 제 2 불순물 영역은 평행하게 배치된다. 또한 바람직하게는 그 제 1, 2, 3 불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는, 제1도전형 반도체 영역과 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과 그 제1불순물 영역에 인접하게 형성되는 제2도전형의 제2불순물 영역과 그 제1불순물 영역의 저면과 그 제2불순물 영역에 접하도록 형성되는 제2도전형의 제3불순물 영역과 그 제1불순물 영역과 그 제3불순물 영역 위에 연장되도록 형성되는 제2도전형의 제4불순물 영역을 포함한다. 그 제1불순물 영역과 그 제4불순물 영역은 다른 전위로 설정된다.
바람직하게는, 그 제1불순물 영역은 접지전위로 설정되며 그 제4불순물 영역은 전원전위로 설정된다.
또한, 바람직하게는, 그 복수의 제4불순물 영역은 평행하게 배치된다. 또한, 바람직하게는, 그 제1, 2, 3, 4불순물 영역들은 해당되는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는, 소스/드레인 영역과, 커패시터와, 주표면을 가지는 제1도전형의 불순물층과, 트랜지스터의 소스/드레인 영역을 형성하고, 그 불순물층에 주표면으로부터 제1깊이만큼 연장되는 제2도전형의 제1활성영역과 그 불순물층으로써 그 커패시터를 형성하는 그 소스/드레인 영역에 전기적으로 연결되고 그 불순물층에서 제1깊이보다 더 깊은 제2깊이만큼 주표면으로부터 연장되는 제2도전형의 제2활성영역을 포함한다.
그 불순물층과 제2활성영역은 다른 전위로 설정된다.
바람직하게는, 그 제2활성영역은 고 이온 에너지 주입에 의해 형성된다. 반도체 장치에 따르면 접합용량은 반도체 기판의 깊은 위치에 형성될 수 있다. 그 결과, 큰 용량의 커패시터가 회로소자의 면적을 증가하지 않고 형성될 수 있다.
본 발명의 또 다른 특성에 따른 반도체 장치는, 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제2도전형의 제1불순물 영역과 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 제 1 불순물 영역에 형성되고 제 2 회로영역을 가지는 제1도전형의 제2불순물 영역과 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 인접하게 형성되고, 그 제1회로영역을 가지는 제1도전형의 제3불순물 영역과 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제3불순물 영역에 인접하게 형성되어, 그 제3불순물 영역의 저면의 일부를 둘러싸며 접촉하도록 형성되며 그 제3회로영역을 가지는 제2도전형의 제4불순물 영역을 포함한다. 그 제1불순물 영역과 그 제2불순물 영역은 다른 전위로 설정되며 그 제3불순물 영역과 그 제4불순물 영역은 다른 전위로 설정된다. 바람직하게는 그 제1불순물 영역은 n형의 제1전위로 구성되며 그 제4불순물 영역은 n형의 제2전위로 설정되며 그 제2불순물 영역은 그 제1전위보다 낮은 p형의 제3전위로 설정되며 그 제3불순물 영역은 그 제2전위보다 낮은 p형의 제 4 전위로 설정된다.
또한 바람직하게는 그 제1회로영역과 그 제3회로영역은 주변회로영역을 형성하고 그 제 2 회로영역은 기억회로영역을 형성한다.
또한 바람직하게는 그 제1, 2, 3, 4불순물 영역들은 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성된다.
본 발명의 또 다른 특징에 따른 반도체 장치는, 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제2회로영역을 가지는 제1도전형의 제1불순물 영역과, 그 제1불순물 영역에 인접하게 형성되어 그 반도체 기판의 주표면으로부터 소정의 깊이를 가지며, 그 제1불순물 영역의 저면의 일부를 둘러싸는 제2도전형의 제2불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제3회로영역을 가지는 제2도전형의 제3불순물 영역과, 그 제3불순물 영역에서 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성하고, 제1회로영역을 가지는 제4불순물 영역을 포함한다. 그 제1불순물 영역과 그 제2불순물 영역은 다른 전위로 설정되며, 그 제3불순물 영역과 그 제4불순물 영역은 다른 전위로 설정된다.
바람직하게는, 그 제2불순물 영역은 n형의 제1전위로 설정되며, 그 제3불순물 영역은 n형의 제2전위로 설정되며, 그 제1불순물 영역은 그 제1전위보다 낮은 p형의 제3전위로 설정되며, 그 제4불순물 영역은 그 제2전위보다 낮은 p형의 제4전위로 설정된다.
또한, 바람직하게는, 그 제1회로영역과 그 제3회로영역은 주변회로영역을 형성하고, 그 제2회로영역은 기억회로영역을 형성한다. 또한, 바람직하게는, 그 제1, 2, 3, 4불순물 영역들는 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성한다. 반도체 장치에 따르면, 접합용량은 제1불순물 영역과 제2불순물 영역 사이의 계면에서 형성된다. 그 결과, 디커플링 커패시터가 소자형성영역을 증가하지 않고도 형성될 수 있다. 제1불순물 영역과 제4불순물 영역에 다른 전원전압을 인가하는 것에 의하여, 전원전압에 변화에 의한 노이즈의 발생을 미리 방지할 수 있다.
상술한 반도체 장치를 제조하는 방법은 다음의 공정을 포함한다.
우선, 제1레지스트막을 사용하여 고 이온 에너지 주입법으로 제1도전형의 반도체 기판의 주표면으로부터의 소정의 깊이의 영역에 제2도전형의 이온을 주입하여 제2도전형의 제1불순물층을 형성한다. 그리고 나서, 제2레지스트막을 사용하여 고 이온 에너지 주입법으로 제1도전형의 이온을 주입하여 그 제1불순물층과 부분적으로 겹치도록 그 제1불순물층에 제1도전형의 제2불순물층을 형성한다.
그 다음, 제1레지스트막을 사용하여 고 이온 에너지 주입법으로 제2도전형의 이온을 주입하여 그 제2불순물층 상에 제2도전형의 제3불순물층을 형성한다. 그 후, 그 제2레지스트막을 사용하여 고 이온 에너지 주입법으로 제1도전형의 이온을 주입하여 그 제3불순물층 상에 제1도전형의 제4불순물층을 형성한다.
반도체 장치와 그 제조방법에 따르면, 제1도전형의 불순물층과 제2도전형의 불순물층이 반도체 기판의 깊이방향으로 교대로 형성된다. 그 결과, 단위면적당 접합용량이 증가하여 작은 면적으로 큰 용량을 얻는 것이 가능하게 된다. 본 발명의 상술한 또는 이외의 목적, 특성, 특징 및 잇점은 첨부한 도면을 참조한 다음의 본 발명의 상세한 설명에서 보다 분명하게 나타날 것이다.
본 발명에 따른 제1실시예를 제1도를 참조하여 이하 설명한다. DRAM은 p기판(2)상에 n채널 MOS 트랜지스터(18)가 위에 형성되어 있는 p우물(6)을 포함하는 주변회로영역(1000)과, 센스증폭기가 예를 들면, p채널 MOS 트랜지스터(20) 등에 의하여 위에 형성되어 있는 n우물(4)을 포함하는 주변회로영역(2000)과, 메모리셀 등이 n채널 MOS 트랜지스터(22) 등에 의하여 위에 형성되어 있는 p우물(8)을 포함하는 기억회로영역(3000)을 포함한다. 주변회로영역(1000)에는, 접지전위 Vss가 p+불순물 영역(12)을 통하여 p우물(6)에 인가된다. 주변회로영역(2000)에는, 외부전원전위 Vcc가 n+불순물 영역(14)을 통하여 n우물(4)에 인가된다.
기억회로영역(3000)에는, 내부에서 발생한 부전위 VBB가 p+불순물 영역(16)을 통하여 p우물(8)에 인가된다. p기판(2)에는 p+불순물 영역(10)을 통하여 접지전위 Vss가 제공된다.
n우물(4)은 접지전위 Vss가 제공되는 p기판(2)과 내부에서 발생된 부전위 VBB가 제공되는 p우물(8)을 분리하기 위하여 p우물(8)을 둘러싸도록 형성된다. n우물(4)은 p기판(2)과 동일한 전위 Vss가 주어지는 p우물(6)을 둘러싸도록 형성된다.
p기판(2)으로부터 분리될 필요가 없는 p우물(6) 하측에 n우물(4)을 형성함으로써, p우물(6)과 n우물(4) 및 p기판(2)과 n우물(4) 사이에 pn접합이 형성될 수 있다. n우물(4)에 외부전원전압 Vcc가 주어지고, p우물(6)과 p기판(2)에 접지전위 Vss가 주어지므로, 주변회로영역(1000)을 사용하여 면적을 늘이지 않고도 Vcc와 Vss사이에 큰 디커플링 커패시터를 형성하는 것이 가능하다.
본 실시예에 따르면 예를 들면, 약 20nF/㎠의 용량이 p우물(6)과 n우물(4) 사이에서 발생되고 약 5nF/㎠의 용량이 n우물(4)과 p기판(2) 사이에서 발생된다.
제1도에서는 p기판(2)이 사용되는 경우가 나타나지만, 제2도에 표시되는 것과 같은 n기판을 사용하여도 동일한 효과를 얻을 수 있다. 제2도의 구조에서, n기판(3)은 p채널 MOS 트랜지스터(19)가 위에 형성되어 있는 n우물(7)을 포함하는 주변회로영역(1000)과, 센스증폭기가 예를 들면, n채널 MOS 트랜지스터(21) 등에 의하여 위에 형성되어 있어 P우물(5)을 포함하는 주변회로영역(2000)과, 메모리셀 등이 p채널 MOS 트랜지스터(23) 등에 의하여 위에 형성되어 있는 n우물(9)을 포함하는 기억회로영역(3000)을 포함한다.
주변회로영역(1000)에는, 외부전원전위 Vcc가 n+불순물 영역(13)을 통하여 n우물(7)에 인가된다. 주변회로영역(2000)에는 접지전위 Vss가 p+불순물 영역(15)을 통하여 p우물(5)에 인가된다. 기억회로영역(3000)에는, 내부전원전위 VINT가 n+불순물 영역(17)을 통하여 n우물(9)에 인가된다. 외부전원전위 Vcc는 n+불순물 영역(11)을 통하여 n기판(3)에 인가된다.
이러한 구조에 의해서도, 주변회로영역(1000)의 하부를 사용하여 면적을 증가하지 않고도 Vcc와 Vss사이에 디커플링 커패시터를 형성할 수 있다.
이하, 제3∼4도를 참조하여 본 발명에 따른 제2실시예를 설명한다.
제3도를 참조하면 DRAM은 p기판(2) 상에 n채널 MOS 트랜지스터(18)가 위에 형성되어 있는 p우물(6)을 포함하는 주변회로영역(1000)과, 센스증폭기가 예를 들면, p채널 MOS 트랜지스터(20) 등에 의하여 위에 형성되어 있는 n우물(4)을 포함하는 주변회로영역(2000)과, 메모리셀 등이 n채널 MOS 트랜지스터(22) 등에 의하여 위에 형성되어 있는 p우물(8)을 포함하는 기억회로영역(3000)을 포함한다.
n우물(4)은 p우물(8)을 둘러싸고 또한 p우물(6)의 일부를 둘러싸도록 형성된다. 주변회로영역(1000)에서는, n우물(33)이 p우물(6)의 일부를 둘러싸도록 형성된다. 주변회로영역(1000)에서는, 접지전위 Vss가 P+불순물 영역(12)을 통하여 p우물(6)에 인가된다.
n우물(33)에는 n+불순물 영역(24)을 통하여 비트선 프리차지전위 VBC와 같은 내부기준전위 VR가 주어진다.
상기 실시예에 따르면, Vcc와 Vss사이의 디커플링 커패시터 이외에도, VR과 Vss사이의 디커플링 커패시터가 n우물(33)의 형성에 의하여 형성될 수 있다.
불순물 영역(16)을 통하여 P우물(8)에 주어진다.
상기 실시예에서는 p기판(2)이 사용되었지만, 제4도에 표시된 것과 같은 n기판을 사용하여도 동일한 효과를 얻을 수 있다. 제4도에 표시된 DRAM은 p채널 MOS 트랜지스터(19)가 형성되어 있는 n우물(7)을 포함하는 주변회로영역(1000)과, 센스증폭기가 예를 들면, p채널 MOS 트랜지스터(21) 등에 의하여 형성되어 있는 p우물(5)을 포함하는 주변회로영역(2000)과, 메모리셀 등이 n채널 MOS 트랜지스터(23) 등에 의하여 위에 형성되어 있는 n우물(9)을 포함하는 기억회로영역(3000)을 n기판(3) 상에서 포함한다.
주변회로영역(1000)에는, 외부전원전위 Vcc가 n+불순물 영역(13)을 통하여 n우물(7)에 주어진다. p우물(25)에는 p+불순물 영역(15)을 통하여 내부기준전위 VR가 주어진다. 주변회로영역(2000)에는 접지전위 Vss가 p+불순물 영역(15)을 통하여 p우물(5)에 주어진다. 기억회로영역(3000)에는, 내부전원전위 VINT가 n+불순물 영역(17)을 통하여 n우물(9)에 주어진다.
또한, 이 구조에 의하면, Vcc와 Vss사이 및 Vcc와 VR사이의 디커플링 커패시터들을 형성하는 것이 가능하다. 이하, 제5∼9도를 참조하여 본 발명에 따른 제3실시예를 설명한다.
제5도를 참조하면 제1n우물(28a)이 p기판(2)의 주표면으로부터 소정의 깊이에 형성된다. 제1p우물(30a)은 제1n우물(28a) 상에서 이와 부분적으로 접하도록 형성된다. 제2n우물(28b)은 제1p우물(30a) 상에서 이와 부분적으로 접하도록 제1n우물(28a)에 전기적으로 접속되도록 형성된다. 제2p우물(30b)은 제2n우물(28b) 상에서 이와 부분적으로 접하도록 제1p우물(30a)과 전기적으로 접속되도록 형성된다. 제3n우물(28c)은 제2p우물(30b)상에서 이와 부분적으로 접하도록 제2n우물(28b)에 전기적으로 접속되도록 형성된다. 제3p우물(30c)은 n우물(28c) 상에서 이와 부분적으로 접하도록 제2p우물(30b)에 전기적으로 접속되도록 형성된다. 제1n우물(28a), 제2n우물(28b) 및 제3n우물(28c)은 n우물(28)을 형성한다. 제1p우물(30a), 제2p우물(30b) 및 제3p우물(30c)은 p우물(30)을 형성한다.
n우물(28)에는 n+불순물 영역(14)을 통하여 외부전원전압 Vcc이 주어지고 p우물(30)에는 p+불순물 영역(12)을 통하여 접지전위 Vss가 주어진다. 상기 구조를 사용하여, 제1∼3n우물(28a, 28b, 28c)과 제1∼3p우물(30a, 30b, 30c)사이의 단위면당 pn접합면적이 커지게 되어, 작은 면적으로 큰 커패시터를 얻는 것이 가능하다.
상기 구조의 커패시터를 제조하는 방법을 제6∼9도를 참조하여 이하 설명한다. 제6도를 참조하면, 붕소(boron)와 같은 n형 불순물이온이 n우물 형성용 레지스트 마스크(32)를 사용하여 고 이온 에너지 주입법으로 p기판(2)에 주입되어 p기판(2)에 제1n우물(28a)을 형성한다. 제7도를 참조하면, 인(phosphorus)과 같은 p형 불순물이온이 p우물 형성용 레지스터 마스크(34)를 사용하여 고 이온 에너지 주입법으로 주입되어 제1n우물(28a) 상에서 이와 부분적으로 접하는 제1p우물(30a)을 형성한다.
제8도를 참조하면, 붕소와 같은 n형 불순물이온이 n우물 형성용 레지스트 마스크(32)를 사용하여 고 이온 에너지 주입법으로 다시 주입되어 제1p우물(30a) 상에서 이와 부분적으로 접하는 제2n우물(28b)을 형성한다. 제1p우물(30a)이 제1n우물(28a)과 제2n우물(28b)의 우단측에서는 있지 않기 때문에 n형 불순물이온이 다소 수직방향으로 확산된다.
그 결과, 제1n우물(28a)과 제2n우물(28b)이 전기적으로 접속된다.
제9도를 참조하면, 인과 같은 p형 불순물이온이 p우물 형성용 레지스트 마스크(34)를 사용하여 고 이온 에너지 주입법으로 다시 주입되어 제2n우물(28b) 상에 이와 부분적으로 접하도록 제2p우물(30b)이 형성된다. 상기와 유사하게 제2n우물(28b)이 제1p우물(30a)과 제2p우물(30b)의 좌단측에서는 있지 않기 때문에 p형 불순물이온이 수직방향으로 다소 확산된다. 그 결과 제1p우물(30a)과 제2p우물(30b)이 전기적으로 접속된다.
위의 동작을 반복하여 제3n우물(28c)과 제3p우물(30c)이 형성된다.
상술한 바와 같이 고 이온 에너지 주입법을 사용하여 주입 에너지를 순차변화하여 소정농도의 불순물층을 소정의 깊이에서 형성하는 것에 의하여, p우물과 n우물을 기판의 깊이 방향으로 교대로 형성하는 것이 가능하다.
고 이온 에너지 주입법을 사용하는 것에 의하여, 불순물이 열적으로 확산되지 않는다. 그러므로, p우물과 n우물 사이의 접합면의 불순물농도 프로필이 용이하게 설정될 수 있다.
고 이온 에너지 주입법을 사용하여 p우물과 n우물을 형성하는 방법을 설명하였지만, 열확산에 의한 우물형성방법으로도 동일한 구조가 형성될 수 있다.
상기 실시예에서는 p기판(2)이 사용되었으나, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
이하, 제10도를 참조하여 본 발명의 제4실시예를 설명한다.
이 실시예에서는, 제3실시예에 표시된 커패시터가 트랜지스터와 같은 소자의 형성영역 아래에 형성된다.
소자형성영역으로 기능하는 p우물(40)과 n우물(36,38)이 p기판(2)의 주표면상에 형성된다. 절연막(26)이 p기판(2)의 주표면 상에 형성된다.
n채널 MOS 트랜지스터(18)가 p우물(40) 상에 형성된다. p우물(40)에는 p+불순물 영역(10)을 통하여 접지전위 Vss가 주어진다. n우물(38)에는 n+불순물 영역(14)을 통하여 외부전원전위 Vcc가 주어진다.
제3실시예에 표시된 것과 같은 동일한 커패시터가 p우물(40)과 n우물(38)아래에 형성된다. n우물(28)은 n우물(38)과 동일한 전위로 설정되고, p우물(30)은 p우물(40)과 동일한 전위로 설정된다.
상술한 바와 같이, 제4실시예에서는 통상의 회로소자가 형성되는 영역하의 기판에 커패시터를 형성하는 것에 의하여, pn접합이 기판의 깊은 위치의 불순물농도가 높은 p우물과 n우물에 의하여 얻어질 수 있다. 그러므로, 큰 용량의 커패시터가 회로소자의 면적을 증가하지 않고도 형성될 수 있다.
본 실시예에서는, p기판(2)이 사용되었지만, n기판을 사용하는 것에 의하여도 동일한 효과를 기대할 수 있다. 제11도를 참조하여 본 발명의 제5실시예를 설명한다. 본 실시예에서는 제4실시예에서 표시된 소자형성영역의 기능을 하는 p우물(40)과 n우물(38)에 커패시터가 형성된다. 그러므로, n우물(42)과 n우물(44)에는 n우물(38)을 통하여 외부전원전압 Vcc이 주어진다. 그 결과, 제5도에 표시된 커패시터와 동일한 커패시터가 p우물(40)에 형성된다. 본 실시예에서는, 커패시터가 p우물(40)에 n우물(42, 44)을 형성하는 것만으로도 형성될 수 있다.
회로소자형성영역 아래의 기판의 영역을 사용하므로 소자면적이 증가하지 않는다. 본 실시예에서는 p기판(2)이 사용되었지만, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
본 발명에 따른 제6실시예를 제12도를 참조하여 설명한다. 본 실시예에서는, n우물(44)이 n우물(38)을 매개로 하여 p기판(2)에 형성되어 있되, 제5실시예에 표시된 반도체 장치의 p우물(40)은 기판의 주표면으로부터 얕은 깊이를 갖도록 형성된다. 본 실시예에서는, n우물(44)에는 n우물(38)을 매개로 하여 외부전원전위 Vcc가 인가된다. 커패시터는 p우물(40)을 매개로 하여 접지전위 Vss가 주어지는 p기판(2)과 n우물(44) 사이에 형성된다.
본 실시예에서는, p우물(40)이 작은 깊이를 갖도록 형성하면서 n우물(44)을 p기판(2)에 형성하는 것에 의하여 커패시터가 형성될 수 있다. 회로소자형성영역 아래의 기판의 영역을 사용하는 것에 의하여 소자면적이 증가하지 않는다. 본 실시예에서는 p기판(2)이 사용되었지만 n기판을 사용하여도 동일한 효과를 기대할 수 있다.
본 발명에 따른 제7실시예를 제13도를 참조하여 이하 설명한다. 본 실시예에서,는 p우물(46)이 p우물(8)과 n우물(4) 위로 연장되도록 형성된다. 이 경우에, p우물(46)에는 예를 들면, p기판(2)과는 달리 내부에서 발생된 부전위 VBB와 같은 내부기준전위 VR가 P우물(8)을 매개로 하여 주어진다.
제1도에 표시된 실시예의 구조와 본 실시예의 구조를 비교한다. 제1도에 표시된 구조는 커패시터 용량이 n우물(4)을 사용하여 형성되기 때문에, VR전위가 P기판(2)의 전위보다 높은 경우가 효과적이다. 반면, 본 실시예의 구조는, 커패시터 용량의 P우물(46)과 P우물(8)을 사용하여 형성되기 때문에, VR전위가 n우물(4)의 전위보다 낮은 경우 효과적이다. 본 실시예에서는, n우물(4)에 외부전원전위 Vcc가 주어지기 때문에 용량이 VR전위와 외부전원전위 Vcc사이에 형성된다.
그러나, n우물(4)에는 외부전원전위 Vcc이외의 전위가 주어질 수도 있다.
본 발명에 따른 제8실시예를 제14도를 참조하여 설명한다. 본 실시예에서는, p기판이 사용되는 상술한 제7실시예의 구조와는 달리 n기판(3)이 사용된다. 본 실시예는 용량이 n기판(3)의 전위와는 다른 내부기준전위 VR와 접지전위 Vss사이로 형성되는 경우를 보여준다. 제2도에 표시된 구조는 용량이 p우물(5)을 사용하여 형성되기 때문에, VR전위가 n기판(3)보다 낮은 경우 효과적이다.
반면, 제14도에 표시된 본 실시예의 구조에서는, 용량이 n우물(48)과 n우물(9)을 사용하여 형성된다. VR전위는 p우물(5)의 전위보다 높은 경우 n기판(3)의 전위보다 높은 전위일 수 있다. 또한, 이 실시예에서는, p우물(5)에 접지전위 Vss이외의 전위가 주어질 수 있다. 본 발명에 따른 제9실시예를 제15∼17도를 참조하여 설명한다.
제15도는 본 실시예의 따른 커패시터의 평면도이다. 제16도는 제15도의 선 A-A을 따른 단면도이다.
이 도면들을 참조하면, p우물(50a∼50e)와 n우물(52a∼52e)이 p기판(2)의 주표면을 따라 교대로 배치된다. p우물(50a∼50e)과 n우물(52a∼52e)은 각 단측에 전기적으로 접속한다. p우물(50a∼50e)은 p우물(50)을 형성하고, n우물(52a∼52e)은 n우물(52)을 형성한다.
p우물(50)에는 p+불순물 영역(54)을 매개로 하여 접지전위 Vss가 주어진다. n우물(52)에는 n+불순물 영역(56)을 매개로 하여 외부전원전압 Vcc이 주어진다.
p우물(50a∼50e)과 n우물(52a∼52e)을 교대로 배치하는 것에 의하여, 단위면적당 pn접합면적이 커지게 되어, 작은 면적으로 대용량의 커패시터를 형성하는 것이 가능하다. p우물(50a∼50e)과 n우물(52a∼52e)이 고 이온 에너지 주입법으로 교대로 용이하게 형성될 수 있다.
제15, 16도에서는 p기판(2)이 사용되는 경우를 설명하였지만, n기판을 사용하여도 동일한 효과를 기대할 수 있다. 제17도는 제15, 16도에 표시된 커패시터가 제1도에 표시된 DRAM의 p우물(5)의 주표면상에 형성되는 경우의 단면도이다. 상술한 바와 같이 작은 면적으로 대용량을 가지는 커패시터를 사용하는 것에 의하여, 종래와는 달리 MOS 트랜지스터의 커패시터를 형성하지 않고 디커플링 커패시터의 용량을 더욱 증가시키고, 소자면적의 증가를 최소화시키는 것이 가능하다.
본 발명의 제10실시예를 제18-20도를 참조하여 설명한다. 제18, 19도를 참조하면, p우물(54)이 p기판(2)의 주표면으로부터 소정의 깊이로 형성될 수 있다. 복수의 n우물(56a∼56d)이 p기판(2)의 상방으로 연장되도록 p우물(54)에 배치된다. n우물(56a∼56d)이 각 일방단측에서 n우물(56e)에 전기적으로 접속된다. n우물(56a∼56e)이 n우물(56)을 형성한다. p우물(54)에는 p+불순물 영역(62)을 매개로 하여 접지전위 Vss가 주어진다. n우물(56)에는 외부전원전위 Vcc가 주어진다. 복수의 n우물을 소정의 간격으로 p우물에 형성함으로써, 단위면적당 pn접합면적이 증가할 수 있고, 작은 면적으로 큰 커패시터를 형성하는 것이 가능하다.
제20도를 참조하면 상술한 커패시터는 제33도에 표시된 DRAM의 주변회로영역(1000)의 p우물에 형성된다. 본 실시예에 따르면, 이러한 트랜지스터와 같은 소자의 하측에 커패시터를 형성하는 것이 가능하게 되어, 면적을 증가하지 않고 커패시터를 형성하는 것이 가능하다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였지만, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
본 발명에 따른 제11실시예를 제21-23도를 참조하여 설명한다. 제21, 22도를 참조하면, p우물이 p기판(2)의 주표면으로부터 소정의 깊이에 형성된다. n우물(68)은 또한 p우물(70) 아래에 형성된다. 복수의 n우물(68a∼68d)가 p우물(70)과 n우물(68) 상방으로 연장되도록 형성된다. 그러므로, n우물(68a∼68d)가 n우물(68)에 의하여 전기적으로 접속된다. p우물(72)에는 p+불순물 영역(74)을 통하여 접지전위 Vss가 인가된다. p우물(68)에는 n우물(72)과 n+불순물 영역(76)을 매개로 하여 외부전원전위 Vcc가 인가된다. 제10실시예와 유사하게 본 실시예에서는 단위면적당 pn접합면적이 증가하여, 작은 면적으로 큰 용량을 가지는 커패시터를 형성하는 것이 가능하다.
제23도를 참조하면 본 실시예에 따른 커패시터는 제33도에 표시된 DRAM의 주변회로영역(1000)의 p우물(218) 하측에 형성된다. 이 경우에도 또한 커패시터가 트랜지스터와 같은 소자 하측에 형성될 수 있기 때문에, 면적을 증가하지 않고 커패시터를 형성하는 것이 가능하다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였지만, n기판을 사용하여도 동일한 효과를 얻을 수 있다.
이하, 제24, 25도를 참조하여 본 발명에 따른 제12실시예를 설명한다. 제24도를 참조하면, n채널 MOS 트랜지스터(86)의 n+활성영역(86a) 아래에 예를 들면, 본 실시예의 n+활성영역(86a)보다 불순물농도가 낮은 n우물(96)이 형성된다. n우물(96)은 자신과 p우물(80) 사이에 커패시터를 형성하면서 n+활성영역(86a)에 전기적으로 접속된다. 커패시터는 제25도에 표시되는 지연커패시터 C1과 동일한 기능을 한다.
본 실시예에 따르면, 최적용량을 가지는 커패시터가 특정 활성영역 아래에 형성된다. 그러므로, 반도체 장치의 면적을 증가하지 않고 커패시터를 형성하는 것이 가능하다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였으나, n기판을 사용하여도 동일한 효과를 기대할 수 있다. 본 발명에 따른 제13실시예를 제26, 27도를 참조하여 설명한다.
제26도를 참조하면, 본 실시예에 따르면, 외부전원전압 Vcc가 주변회로용외 부전원전압 Vccper와 출력용외부전원전압 Vccout으로 나누어진다.
상술한 바와 같이, DRAM과 같은 반도체 장치의 집적회로에서, 디커플링 커패시터등은 내부회로의 동작시 외부에서 주어지는 전원전압의 내부변화에 의한 노이즈의 발생을 방지하는 데에 사용된다. 제27도를 참조하면, 이러한 DRAM과 같은 반도체 기억장치에서는, 주변회로용 외부전원전압 Vccper와 출력용외부전원전압 Vccout이 별개의 패드를 통하여 입력된다. 반도체 기억장치의 메모리의 워드구성이 복수의 비트를 포함하는 경향이 있으므로, 출력부에서 동시에 동작하는 회로수가 증가한다. 그러므로, 출력부에서의 노이즈가 큰 문제이다. 따라서, 본 실시예에서는, 기억회로영역(3000)에 형성된 p우물(110)은 n우물(108)에 의하여 둘러싸이고, n+불순물 영역(122)을 통하여 출력용 외부전원전압 Vccout이 제공된다.
그러므로, 본 실시예에서는 디커플링 커패시터가 전체 반도체칩의 영역의 반이상을 차지하는 기억회로영역(3000) 아래에 형성되기 때문에, 출력용 외부전원전압 Vccout의 변화가 억제될 수 있다.
또한, 다른 디커플링 커패시터가 주변회로영역(1000)에 형성될 수 있다. 본 실시예에서는, p우물(110)이 n우물(108)에 의하여 둘러싸이기 때문에, p우물(1)과 p기판(2)의 전위가 독립적으로 설정된다. 본 실시예에서는, 출력용 외부전원전압 Vssout에 접속된 디커플링 커패시터가 기억회로영역(3000) 아래에 형성된다. 그러나, 주변회로영역(1000, 2000)의 노이즈가 문제인 경우에는 기억회로영역(3000) 아래에 형성된 디커플링 커패시터가 주변회로용 외부전원전압 Vccper에 접속될 수 있다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였지만, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
이하 제28도를 참조하여 본 발명에 따른 제14실시예를 설명한다.
기억회로영역(3000)의 p우물(110)을 둘러싸도록 n우물(108)이 형성되는 제26도에 표시된 제13실시예와 비교해 볼 때, 본 실시예에서는 주변회로영역(2000)의 p우물(128)이 n우물(126)에 의하여 둘러싸인다. 이러한 구조에 따르면, p우물(128)이 전위를 p우물(132)과 p기판(2)과는 관계없이 설정하는 것이 가능하다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였으나, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
이하 제29도를 참조하여 본 발명에 따른 제15실시예를 설명한다. 상술한 제 13, 14실시예에서는 접지전위 Vss가 주변회로용 접지전위와 출력회로용 접지전위로 구분되지 않는다. 그러나, 전원전압과 유사하게 접지전위 또한 주변회로용 접지전위와 출력용 접지전위로 구분될 수 있다. 제29도에 표시된 구성에 따르면, p우물(150)은 n우물(148)에 의하여 둘러싸인다. 그러므로, 주변회로용 접지전위 Vssper와 출력용 접지전원 Vssout은 반도체 장치의 별개의 전위로서 사용될 수 있다.
그 결과, 디커플링 커패시터가 주변회로용접지전위 Vssper와 출력용 접지전위 Vssout을 사용하여 별도로 형성될 수 있어, 서로 노이즈의 영향을 억제하는 것이 가능하다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였으나, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
이하, 제30도를 참조하여 본 발명에 따른 제16실시예를 설명한다. 제26도에 표시된 제13실시예에 따르면 외부전원전압 Vcc은 주변회로용 외부전원전압 Vccper와 출력용 외부전원전압 Vccout으로 나뉠 수 있다. 본 실시예에서는 내부에서 강하된 전원전압 VINT이 외부전원전압 Vcc로 사용된다.
반도체 장치의 집적회로에는, 집적회로의 동작에 의한 소비전류의 문제와 신뢰성의 문제로 인하여, 외부에서 주어지는 전원전압이 내부에서 강하되고, 내부에서 강하된 전원전압이 회로의 일부에 의하여 전원전압으로 사용되는 경우가 있다. 제13실시예와 유사하게 이 경우에서도 디커플링 커패시터가 기판에 형성되기 때문에, 기억회로영역(3000)의 p우물(174)은 n우물(172)에 의하여 둘러싸이고, n우물(172)에는 n+불순물 영역(184)을 통하여 외부전원전압 Vcc가 제공된다. 상술한 바와 같이, 디커플링 커패시터가 본 실시예의 전체 반도체 장치의 면적의 반 이상을 차지하는 기억회로영역 아래에 형성되기 때문에, 외부전원전압 Vcc의 변화을 억제하는 것이 가능하다. 또한, 다른 디커플링 커패시터가 제30도에서와 같이 내부에서 강하된 전원전압 VINT를 사용하여도 형성될 수 있다. 본 실시예에서는 p우물(174)이 n우물(172)에 의하여 둘러싸이기 때문에, p우물(174)의 전위가 p우물(170)과 p기판(2)의 전위와는 관계없이 설정될 수 있다.
본 실시예에 따르면, 외부전원전압 Vcc에 접속된 디커플링 커패시터가 기억회로영역 아래에 형성될 수 있다. 그러나, 기억회로영역 아래에 형성된 디커플링 커패시터는 내부에서 강하된 전원전압 VINT에 접속될 수 있다. 본 실시예에서는 p기판이 사용되는 경우를 설명하였으나, n기판을 사용하여도 동일한 효과를 기대할 수 있다.
본 발명이 상세히 설명되었지만, 이것은 설명과 예시를 위한 것이며 본 발명의 정신과 영역이 첨부한 특허청구범위에 의해서만 한정된다는 것은 분명하다.

Claims (44)

  1. 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성하고, 제1회로영역을 가지는 제2도전형의 제1불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고, 제2회로영역을 가지는 제1도전형의 제2불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고, 제3회로영역을 가지는 제1도전형의 제3불순물 영역을 포함하며, 상기 반도체 기판의 상기 제3불순물 영역은 동일한 전위로 설정되며, 상기 제1불순물 영역은 상기 반도체 기판과 상기 제3불순물 영역과는 다른 전위로 설정되며, 상기 제2불순물 영역은 상기 제1불순물 영역과는 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서 상기 반도체 기판과 상기 제3불순물 영역은 p형의 제1전위로 설정되며, 상기 제1불순물 영역은 상기 제1전위보다 높은 n형의 제2전위로 설정되며, 상기 제2불순물 영역은 상기 제2전위보다 낮은 p형의 제3전위로 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 기판과 상기 제3불순물 영역은 n형의 제1전위로 설정되며, 상기 제1불순물 영역은 상기 제1전위보다 낮은 p형의 제2전위로 설정되며, 상기 제2불순물 영역은 상기 제2전위보다 높은 n형의 제3전위로 설정되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서 상기 제1회로영역과 상기 제3회로영역은 주변회로를 형성하고 상기 제2회로영역은 기억회로영역을 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제1회로영역을 가지는 제2도전형의 제1불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고 제2회로영역을 가지는 제1도전형의 제2불순물 영역과, 그 제1불순물 영역에 제1측면과 저면의 일부를 가지는 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되며, 제3회로영역을 가지는 제1도전형의 제3불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되어 그 제3불순물 영역의 제2측면과 저면의 일부를 둘러싸는 제2도전형의 제4불순물 영역을 포함하며, 상기 반도체 기판과 상기 제3불순물 영역은 동일한 전위로 설정되며, 상기 제1불순물 영역과 상기 제4불순물 영역은 다른 전위로 설정되며 상기 제2불순물 영역과 상기 제3불순물 영역은 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서 상기 반도체 상기 제3불순물 영역은 p형의 제1전위로 설정되며, 상기 제1불순물 영역은 상기 제1전위보다 높은 n형의 제2전위로 설정되며 상기 제2불순물 영역은 상기 제2전위보다 낮은 p형의 제3전위로 설정되며 상기 제4불순물 영역이 상기 제1전위보다 높은 n형의 제4전위로 설정되는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서 상기 반도체 기판과 상기 제3불순물 영역은 n형의 제1전위로 설정되며 상기 제1불순물 영역은 상기 제1전위보다 낮은 p형의 제2전위로 설정되며 상기 제2불순물 영역이 상기 제2전위보다 높은 n형의 제3전위로 설정되며 상기 제4불순물 영역이 상기 제1전위보다 낮은 p형의 제 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서, 상기 제1회로영역과 상기 제3회로영역을 주변회로를 형성하고, 상기 제2회로영역은 기억회로영역을 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이에 형성되는 제2도전형의 제1불순물층과, 그 제1불순물층의 상면과 접하도록 형성되는 제1도전형의 제2불순물층과, 그 제2불순물층의 상면과 접하도록 형성되고 그 제1불순물층에 전기적으로 접속되는 제2도전형의 제3불순물층과, 그 제3불순물층의 상면과 접하도록 형성되고, 그 제2불순물층에 전기적으로 접속되는 제1도전형의 제4불순물층을 포함하고, 상기 제1불순물층과 상기 제3불순물층이 상기 제2불순물층과 상기 제4불순물층과는 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 제1불순물층과 상기 제3불순물층은 접지전위로 설정되며, 상기 제2불순물층과 상기 제4불순물층은 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 반도체 소자가 상기 반도체 기판과 상기 제4불순물층 사이에 형성되어 있는 불순물 활성영역을 포함하고, 상기 불순물 활성영역이 상기 제4불순물층에 전기적으로 접속되는 제1도전형의 제5불순물층과, 상기 제3불순물층에 전기적으로 접속되는 제2도전형의 제6불순물층을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1도전형 반도체 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과, 그 제1불순물 영역에 인접하게 형성되는 제2도전형의 제2불순물 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이에 형성되어 그 제1불순물 영역과 그 제2불순물 영역으로 연장되는 제2도전형의 불순물층을 포함하고, 상기 제1불순물 영역과 상기 제2불순물 영역은 다른 전위로 설정되며, 상기 제2불순물 영역과 상기 불순물층은 동일한 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 복수의 불순물층이 깊이방향으로 다른 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서, 상기 제1불순물 영역은 접지전위로 설정되며, 상기 불순물층은 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 제1불순물 영역은 전원전위로 설정되며, 상기 불순물층은 상기 전원전위보다 낮은 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  16. 제1도전형 반도체 영역과, 그 반도체 영역의 주표면으로부터 제1깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과, 그 반도체 영역의 주표면으로부터 그 제1깊이보다 더 깊은 제2깊이에서 그 제1 불순물 영역에 인접하게 형성되는 제2도전형의 제 2 불순물 영역과, 그 제1깊이와 그 제2깊이 사이의 깊이에 형성되어 그 반도체 영역과 그 제2불순물 영역으로 연장되는 제2도전형의 제3불순물 영역을 포함하고, 상기 반도체 영역과 상기 제3불순물 영역이 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 반도체 영역은 접지전위로 설정하며, 상기 제3불순물 영역은 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  18. 제1도전형 반도체 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되어, 그 주표면과 평행하게 세로로 연장되는 제1도전형의 제1불순물 영역과, 그 제1불순물 영역에 인접하여 형성되어, 그 주표면과 평행하게 연장되는 제2도전형의 제2불순물 영역과, 그 제2불순물 영역에 인접하여 형성되어, 그 주표면과 평행하게 연장되는 제1도전형의 제3불순물 영역과, 그 제3불순물 영역에 인접하에 형성되어, 그 주표면과 평행하게 연장되는 제2도전형의 제4불순물 영역을 포함하고, 상기 제1불순물 영역과 상기 제3불순물 영역은 각각의 제1단측에 전기적으로 접속되며, 상기 제2불순물 영역과 상기 제4불순물 영역은 각각 상기 제1불순물 영역과 상기 제3불순물 영역의 제2단측에 전기적으로 접속되고, 제1단측은 제2단측의 반대편에 위치하며, 상기 제1불순물 영역과 상기 제3불순물 영역은 상기 제2불순물 영역과 상기 제4불순물 영역과는 다른 전위로 설정되며, PN 접합은 제1불순물 영역과 제3불순물 영역 사이에 부전압 바이어스로 형성되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제1불순물 영역과 상기 제3불순물 영역은 접지전위로 설정되며, 상기 제2불순물 영역과 상기 제4불순물 영역은 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  20. 제1도전형 반도체 장치. 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과 그 반도체 영역과 그 제1불순물 영역으로 연장되고 그 반도체 영역의 주표면과 평행하게 세로로 연장되면서 형성되는 제2도전형의 제2불순물 영역과, 그 제1불순물 영역에 인접하게 형성되어 그 제2불순물 영역과 평행하게 세로로 연장되는 제2도전형의 제3불순물 영역을 포함하고, 상기 제2불순물 영역과 상기 제3불순물 영역은 각각의 단부에 전기적으로 접속되고, 상기 제1불순물 영역은 상기 제2불순물 영역과 상기 제3불순물 영역과는 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 제1불순물 영역은 접지전위로 설정하며, 상기 제2불순물 영역과 상기 제3불순물 영역은 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서, 상기 복수의 제2불순물 영역이 평행하게 배치되는 것을 특징으로 하는 반도체 장치.
  23. 제1도전형 반도체 영역과, 그 반도체 영역의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제1도전형의 제1불순물 영역과, 그 제1불순물 영역에 인접하게 형성되는 제 2 도전형의 제2불순물 영역과, 그 제1불순물 영역의 저면과 그 제2불순물 영역에 접하도록 형성되는 제2도전형의 제3불순물 영역과, 그 제1불순물 영역과 그 제3불순물 영역 위에 연장되도록 형상되는 제2도전형의 제4불순물 영역을 포함하고, 상기 제1불순물 영역과 상기 제4불순물 영역이 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서, 상기 제1불순물 영역은 접지전위로 설정되며 상기 제4불순물 영역이 전원전위로 설정되는 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서 상기 복수의 제4불순물 영역이 평행하게 배치되는 것을 특징으로 하는 반도체 장치.
  26. 소스/드레인 영역과, 커패시터와 주표면을 가지는 제1도전형의 불순물층과, 트랜지스터의 소스/드레인 영역을 형성하고 그 불순물층과 주표면으로부터 제1깊이만큼 연장되는 제2도전형의 제1활성영역과, 그 불순물층으로써 그 커패시터를 형성하는 그 소스/드레인 영역에 전기적으로 연결되고, 그 불순물층에서 제1깊이보다 더 깊은 제2깊이만큼 주표면으로부터 연장되는 제2도전형의 제2활성영역을 포함하고, 상기 불순물층과 제2활성영역이 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서, 상기 제2활성영역이 고 이온 에너지 주입에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  28. 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되는 제2도전형의 제1불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 형성되고 제 2 회로영역을 가지는 제1도전형의 제 2 불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제1불순물 영역에 인접하게 형성되고, 제1회로영역을 가지는 제1도전형의 제3불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 그 제3불순물 영역에 인접하게 형성되어, 그 제3불순물 영역의 저면의 일부를 둘러싸며 접촉하도록 형성되며, 그 제3회로영역을 가지는 제2도전형의 제4불순물 영역을 포함하고, 상기 제 불순물 영역과 상기 제2불순물 영역은 다른 전위로 설정되며, 상기 제3불순물 영역과 상기 제4불순물 영역은 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서, 상기 제1불순물 영역은 n형의 제1전위로 설정되며, 상기 제4불순물 영역은 n형의 제2전위로 설정되며, 상기 제2불순물 영역은 그 제1전위보다 낮은 p형의 제3전위로 설정되며, 상기 제3불순물 영역은 그 제 2전위보다 낮은 p형의 제 4 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  30. 제28항에 있어서, 상기 제1회로영역과 상기 제3회로영역은 주변회로영역을 형성하고, 상기 제2회로영역은 기억회로영역을 형성하는 것을 특징으로 하는 반도체 장치.
  31. 제1도전형 반도체 기판과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제2회로영역을 가지는 제1도전형의 제1불순물 영역과, 그 제1불순물 영역에 인접하게 형성되어 그 반도체 기판의 주표면으로부터 소정의 깊이를 가지며, 그 제1불순물 영역의 저면의 일부를 둘러싸는 제2도전형의 제2불순물 영역과, 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제3회로영역을 가지는 제2도전형의 제3불순물 영역과, 그 제3불순물 영역에서 그 반도체 기판의 주표면으로부터 소정의 깊이를 갖도록 형성되고, 제1회로영역을 가지는 제4불순물 영역을 포함하고, 상기 제1불순물 영역과 상기 제2불순물 영역은 다른 전위로 설정되며 상기 제3불순물 영역과 상기 제4불순물 영역은 다른 전위로 설정되는 것을 특징으로 하는 반도체 장치.
  32. 제31항에 있어서, 상기 제2불순물 영역은 n형의 제1전위로 설정되며, 상기 제3불순물 영역은 n형의 제2전위로 설정되며, 상기 제1불순물 영역은 상기 제1전위보다 낮은 p형의 제3전위로 설정되며, 상기 제4불순물 영역은 상기 제2전위보다 낮은 p형의 제4전위로 설정되는 것을 특징으로 하는 반도체 장치.
  33. 제31항에 있어서, 상기 제1회로영역과 상기 제3회로영역은 주변회로영역을 형성하고, 상기 제2회로영역은 기억회로영역을 형성하는 것을 특징으로 하는 반도체 장치.
  34. 제2도전형의 제1불순물층을 형성하기 위하여, 제1레지스트막을 사용하여 고 이온에너지 주입법으로 제1도전형의 반도체 기판의 주표면으로부터 소정의 깊이의 영역에 제2도전형의 이온을 주입하는 공정과, 그 제1불순물층에 제1도전형의 제2불순물층을 형성하여 그 제1불순물층과 부분적으로 겹치도록 하기 위하여, 제2레지스트막을 사용하여 고 이온 에너지 주입법으로 제1도전형의 이온을 주입하는 공정과, 그 제2불순물층 상에 제2도전형의 제3불순물층을 형성하기 위하여, 그 제1레지스트막을 사용하여 고 이온 에너지 주입법으로 제2도전형의 이온을 주입하는 공정과, 그 제3포함물상에 제1도전형의 제4불순물을 형성하기 위하여, 그 제2레지스트막을 사용하여 고 이온 에너지 주입법으로 제1도전형의 이온을 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제1항에 있어서, 상기 제1, 2, 3불순물 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  36. 제5항에 있어서, 상기 제1, 2, 3 ,4불순물 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  37. 제 9 항에 있어서. 상기 제 1, 2, 3, 4 불순물 영역들이 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  38. 제12항에 있어서, 상기 제1불순물 영역과 제2불순물 영역과 불순물층이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  39. 제16항에 있어서, 상기 제1, 2, 3,불순용 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  40. 제18항에 있어서, 상기 제1, 2, 3, 4,불순물 영역들이 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  41. 제20항에 있어서, 상기 제1, 2, 3불순물 영역들이 해당하는 불순물의 각각의 고 이온에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  42. 제23항에 있어서, 상기 제1, 2, 3, 4불순물 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  43. 제28항에 있어서, 상기 제1, 2, 3, 4불순물 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
  44. 제31항에 있어서, 상기 제1, 2, 3, 4불순물 영역들이, 해당하는 불순물의 각각의 고 이온 에너지 주입에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치.
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