KR950009815B1 - 트리플웰 구조를 가지는 고집적 반도체 메모리 장치 - Google Patents

트리플웰 구조를 가지는 고집적 반도체 메모리 장치 Download PDF

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Abstract

내용 없음.

Description

트리플웰 구조를 가지는 고집적 반도체 메모리 장치
제1도는 종래의 트리플웰 구조와 그에 따른 웰바이어스 인가 상태를 보여주는 단면도.
제2도는 종래의 또다른 트리플웰 구조와 그에 따른 웰바이어스 인가 상태를 보여주는 단면도.
제3도는 본 발명에 따른 트리플웰 구조와 그에 따른 웰바이어스 상태를 보여주는 단면도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트리플웰 구조를 가지는 다이나믹램에서 고농도의 기판이나 웰위에 만들어지는 트랜지스터에 대한 몸체효과(body effect)를 억제하고 주변회로와의 절연특성을 향상시키는 고집적 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리장치, 예를 들면 다이나믹램에서는 트랜지스터의 졍션캐패시턴스를 감소시키고 절연특성 및 셀트랜지스터의 “턴오프”특성을 향상시키기 위하여 기판이나 웰에 음전압을 인가한다. 그러나, 반도체 메모리 장치의 집적도가 증가함에 따라, 트랜지스터의 채널길이가 줄고 드레쉬 홀드 전압이 저하되는 단소채널현상(short channel effect)을 억제하기 위하여 점차적으로 고농도의 기판 또는 웰을 사용하게 되었다. 이 경우 기판이나 웰에 인가되는 음전압의 백게이트전압(backgate voltage ; VBB)에 의해서 트랜지스터의 드레쉬 홀드 전압이 점점 높아지는 몸체효과가 심화되는 문제가 발생하다. 이와 같은 문제를 개선시키기 위하여 제시된 도시바(주)의 16M DRAM은 기존의 N형웰과 P형웰의 트윈웰 구조와는 달리 1개의 N형웰과 2개의 P형웰로된 트리플웰(triple well)구조를 사용하고 있다(“A 45ns 16Mb DRAM with Triple-Well Structure”, ISSCC Digest of Technical Papers, Feb. 1989, pp. 248-249를 참조하시오). 여기서, 2개의 P형웰은 웰에 인가되는 전압이 각각 접지전압 Vss와 VBB로 되어 있다.
제1도를 참조하면, 종래의 개시된 트리플웰 구조는 공정을 단순화하기 위하여 P형기판을 사용하는 것 대신에 N형기판(11)을 사용하였으며, N형웰(13)과 제1 및 제2P형웰(12)(14)이 형성되어 있다. 상기 N형웰(13)내에서 피모오스트랜지스터(16)가 만들어지며, 웰바이어스전압(또는 백게이트전압)은 전원전압 Vcc이다. 상기 제1P형웰(12)내에는 주변회로에 존재하는 엔모오스트랜지스터(15)가 형성되며, 웰바이어스를 접지전압 Vss로 하여 몸체효과가 적게 발생하도록 하였다. 상기 제2P형웰(14)내에는 메모리셀(17)이 형성되며, 웰바이어스로서 음전압 VBB를 인가하여 메모리셀의 데이타 보존특성 및 절연특성을 개선시킨다. 그러나 이와같은 트리플웰 구조에서는, 상기 주변회로에 존재하는 엔모오스트랜지스터(15)가 접지전압 Vss이 웰바이어스로 인가된 제1P형웰(12)내에 형성되어 있기 때문에, 상기 엔모오스트랜지스터(15)의 졍션캐패시턴스가 커지게 되어 주변회로에서의 동작속도가 저하되는 문제가 있다.
또한, 이에 따른 절연특성이 불량함에 의해 모오스트랜지스터들 사이의 간격을 상당히 멀리하여야 하므로, 칩의 레이아웃 면적이 증가한다. 더우기 웰바이어스를 접지전압 Vss로 함으로 인하여, 접지전압의 잡음에 의한 트랜지스터의 드레쉬홀드 전압변동 및 래치엎(latch-up)형상을 쉽게 유발시킬 수가 있다. 또한 n형기판(11)을 사용하기 때문에, 입출력패드에 깊은 졍션을 이용한 N형웰을 형성할 수 없고 이는 입력보호장치를 형성하는 경우에 하나의 장애요인이 된다.
한편, 제2도의 종래의 다른 트리플웰 구조를 참조하면, 제2도의 구조에서는 상기 제1도와는 달리 p형기판(31)을 사용하였다. 그래서 제1도의 구조에서 문제되었던 입력보호장치의 형성 곤란성이 해소되기는 하였으나, 주변회로상에서의 제1P형웰(32)이 상기 제1도의 제1P형웰(15)와 동일한 구조를 가지므로, 이에 따른 전술한 문제는 해결될 수가 없음을 잘 알 수 있다. 또한, 메모리셀이 형성되는 제2P형웰(35)이 N형웰(34)내에 고농도로 만들어져 있고 웰바이어스로서 음전압 VBB가 인가되므로, 메모리셀에 저장되어 있는 데이타의 상태(“1” 또는 “0”)에 따라 몸체효과로 인한 셀트랜지스터의 드레쉬홀드 전압의 차이가 심하게 나타나게 된다. 더우기 메모리셀이 N형웰(34)과 제2P형웰(35)의 트윈웰내에 형성되므로, 제조공정시에 실리콘의 결정 결함이 발생될 확률이 높고 이는 높고 이는 메모리셀의 정보저장능력을 열화시키게 된다.
따라서 본 발명의 목적은 트리플웰 구조를 채용하는 고집적반도체 메모리 장치에 있어서 트랜지스터의 졍션캐패시턴스를 감소시킬 수 있는 고집적 반도체 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 트리플웰 구조를 채용하는 고집적 반도체 메모리 장치에 있어서 칩면적을 증가시키지 않고 액티브소자간의 절연특성을 향상시키는 고집적 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 트리플웰 구조를 채용하는 고집적 반도체 메모리 장치에 있어서 트랜지스터들의 몸체효과로 인한 칩의 불량성을 억제시킬 수 있는 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명은, 제1도전형의 반도체 기판위에 웰바이어스가 상이한 2종류의 제1도전형웰과 제2도전형웰 구조를 가지는 반도체 메모리 장치에 있어서, 상기 제2도전형웰에는 제1도전형의 모오스트랜지스터가 형성되어 있으며, 상기 2종류의 제1도전형의 웰중에서 하나의 제1도전형의 웰에는 적어도 2개이상의 직렬로 연결된 제2도전형의 모오스트랜지스터를 제외한 다른 제2도전형의 모오스트랜지스터들과 메모리셀이 구비되어 있음을 특징으로 한다. 상기 제2도전형의 웰에는 전원전압(Vcc)이 인가되며, 상기 2종류의 제1도전형의 웰에는 접지전압(Vss)과 음전압(VBB)이 각각 인가된다.
또한 본 발명은 제1도전형의 반도체 기판위에 제1도전형의 웰과 웰바이어스가 상이한 2종류의 제2도전형 웰 구조를 가지는 반도체 메모리 장치에 있어서, 상기 제1도전형의 웰에는 제2도전형의 모오스트랜지스터가 형성되어 있으며, 상기 2종류의 제2도전형의 웰중에서 하나의 제2도전형의 웰에는 적어도 2개이상의 직렬로 연결된 제1도전형의 모오스트랜지스터를 제외한 다른 제1도전형의 모오스트랜지스터들과 메모리셀이 구비되어 있음을 특징으로 한다. 상기 제1도전형의 웰에는 전원전압이 인가되고, 상기 2종류의 제2도 전형의 웰에는 접지전압과 음전압이 각각 상이하게 인가된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제3도를 참조하면, 본 발명에 다른 트리플웰 구조에서는 P형기판(51)을 사용한다. 주변회로영역에 존재하는 N형웰(52)내에는 제1P형웰(53)과 모든 피모오스트랜지스터(63,64,65)이 형성되어 있다. 상기 N형웰(52)의 웰바이어스는 전원전압 Vcc이다. 상기 제1P형웰(53)의 웰바이어스는 접지전압 Vss이며, 웰내에 엔모오스트랜지스터들(61,62)이 형성되어 있다. 음전압 VBB가 웰바이어스로 인가되는 제2P형웰(54)내에는 메모리 어레이내에 존재하는 엔모오스트랜지스터(66)와 메모리셀(67)이 형성되어 있다. 상기 제1P형웰(53)에는 적어도 2개이상의 엔모오스트랜지스터(61,62)가 직렬로 연결되어 있지만, 웰바이어스가 접지전압 Vss이므로 고농도 웰이더라도 몸체효과를 억제시킬 수가 있다. 또한 웰바이어스가 -2V이하의 음전압(VBB)이 인가되는 제2P형웰(54)에는 제1P형웰(53)내의 트랜지스터들(61,62)에 의한 논리회로를 제외한 모든 엔모오스트랜지스터(66)와 메모리셀(67)들이 형성되며, 음전압(VBB)이 인가되므로 트랜지스터의 졍션캐패시턴스를 감소시킬 수 있어서 회로의 속도가 향상된다. 또한 상기 엔모오스트랜지스터(66)에 대한 절연특성이 향상되기 때문에 트랜지스터들 사이의 간격을 줄일 수 있다.
따라서, 웰바이어스가 접지전압 Vss인 제1P형웰(53)에 형성되는 경우에 비하여 레이아웃 면적이 상대적으로 줄어든다. 또한, 제2도의 경우와 같이, 메모리셀이 형성된 제2P형웰(35)이 이중구조의 웰내에 형성되지 않기 때문에, 그만큼 제조공정중에 실리콘의 결정결함이 발생될 확률이 줄어들어 메모리셀의 데이타 보유능력을 향상시킬 수 있다.
상술한 바와 같이, 본 발명은, 메모리셀과 주변회로의 엔모오스트랜지스터를 음전압이 인가되는 P형웰에 형성함으로써 메모리셀의 데이타 보유 능력과 주변회로에서의 절연특성을 향상시키는 효과가 있다. 또한, 트랜지스터의 졍션캐패시턴스가 감소됨에 의하여 동작 속도를 빨리할 수 있고 래치엎이 억제되는 이점이 있다. 또한 본 발명은 접지전압이 웰바이어스로 인가되는 P형웰에 적어도 2개이상의 직렬로 연결된 엔모오스트랜지스터를 형성함으로써, 몸체효과를 억제하여 안정된 칩의 특성을 얻을 수 있다.

Claims (7)

  1. 제1도전형의 반도체 기판위에 웰바이어스가 상이한 2종류의 제1도전형웰과 제2도전형의 웰구조를 가지는 반도체 메모리 장치에 있어서, 상기 제2도전형의 웰에는 제1도전형의 모오스트랜지스터가 형성되어 있으며, 상기 2종류의 제1도전형의 웰중에서 하나의 제1도전형의 웰에는 적어도 2개이상이 직렬로 연결된 제2도전형의 모오스트랜지스터를 제외한 다른 제2도전형의 모오스트랜지스터들과 메모리셀이 구비되어 있음을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2도전형의 웰에는 전원전압이 인가되며, 상기 2종류의 제1도전형의 웰에는 접지전압과 음전압이 각각 인가됨을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 2종류의 제1도전형웰 중에서 접지전압이 인가되는 웰은 상기 제2도전형의 웰내에 존재하며, 음전압이 인가되는 제1도전형의 웰은 기판에 형성됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리셀은 트랜지스터와 캐패시터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1도전형의 기판에 제1도전형의 웰과 웰바이어스가 상이한 2종류의 제2도전형의 웰구조를 가지는 반도체 메모리 장치에 있어서, 상기 제1도전형의 웰에는 모든 제2도전형의 모오스트랜지스터가 형성되며, 상기 2종류의 제2도전형의 웰중에서 하나의 제2도전형의 웰에는 적어도 2개이상이 직렬로 연결된 제1도전형의 모오스트랜지스터를 제외한 다른 제1도전형의 모오스트랜지스터들과 메모리셀이 구비되어 있음을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1도전형의 웰에는 전원전압이 인가되고, 상기 2종류의 제2도전형의 웰에는 접지전압과 음전압이 각각 상이하게 인가됨을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 메모리셀은 트랜지스터와 캐패시터로 구성됨을 특징으로 하는 반도체 메모리 장치.
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