KR20140042459A - 멀티플 웰 바이어스 메모리 장치 - Google Patents

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황홍선
권형신
임종형
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삼성전자주식회사
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Abstract

본 발명은 멀티플 웰 바이어스 메모리 장치에 관한 것이다. 메모리 장치는, 반도체 기판, 반도체 기판에 메모리 셀이 형성되는 제1 도전형의 제1 웰, 그리고 반도체 기판에 메모리 셀의 데이터를 감지 증폭하는 센스 앰프가 형성되는 제1 도전형의 제2 웰을 포함한다. 제1 웰과 제2 웰은 서로 다른 도핑 농도를 갖고, 제1 웰은 제1 전압으로 바이어스되고, 제2 웰은 제1 전압과는 다른 제2 전압으로 바이어스된다. 제1 전압은 제2 전압보다 낮다.

Description

멀티플 웰 바이어스 메모리 장치{Multiple well bias memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센스 앰프의 센싱 효율을 향상시키기 위해 웰 바이어스 분리 방법을 채용하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 예컨대 다이나믹 랜덤 억세스 메모리 (DRAM) 장치들은 래치-업 방지, 셀 아이소레이션, 회로 속도 개선 등을 위하여 전통적으로 기판 및/또는 웰에 바이어스 전압을 인가하는 바디 바이어스 전압을 채용해오고 있다. 서브-마이크론 장치들의 경우, 바디 바이어스 전압은 원치않는(undesirable) 숏 채널 이펙트(short channel effect)를 늘린다(enhance). 숏 채널 이펙트는, 바디 바이어스 전압이 인가되었을 때, 다른 사이즈 트랜지스터 소자들 사이에 문턱 전압 차이를 유발한다. 이러한 문턱 전압 차이는 DRAM 내 센스 앰프의 성능 저하를 가져온다. 따라서, 센스 앰프의 성능 저하를 방지할 수 있는 방안이 요구된다.
본 발명이 이루고자하는 기술적 과제는 센스 앰프의 센싱 효율을 향상시키기 위해 웰 바이어스 분리 방법을 채용하는 반도체 메모리 장치, 이를 장착한 메모리 모듈 및 메모리 시스템을 제공하는 데 있다.
본 발명의 일면에 따른 반도체 메모리 장치는, 반도체 기판, 반도체 기판에 메모리 셀이 형성되는 제1 도전형의 제1 웰, 그리고 반도체 기판에 메모리 셀의 데이터를 감지 증폭하는 센스 앰프가 형성되는 제1 도전형의 제2 웰을 포함한다. 제1 웰은 제1 전압으로 바이어스되고, 제2 웰은 제1 전압과는 다른 제2 전압으로 바이어스된다.
본 발명의 실시예들에 따라, 제1 전압은 제2 전압보다 낮게 설정될 수 있다.
본 발명의 실시예들에 따라, 제1 웰과 제2 웰은 서로 다른 도핑 농도를 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 반도체 기판에 센스 앰프가 형성되는 제2 도전형의 제3 웰을 더 포함할 수 있다. 제3 웰은 제1 및 제2 전압들과는 다른 제3 전압으로 바이어스될 수 있다.
본 발명의 실시예들에 따라, 제1 도전형은 P-형이고, 제2 도전형은 N-형일 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 반도체 기판에 제1 웰과 제2 웰 사이에는 아이소레이션을 위한 제2 도전형의 제3 웰을 더 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 반도체 기판에 제2 웰과 제3 웰 사이에는 센스 앰프와 연결되는 회로가 형성되는 제1 도전형의 제4 웰을 더 포함할 수 있다. 제4 웰은 제2 전압으로 바이어스될 수 있다. 제2 웰과 제4 웰은 동일한 농도를 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 반도체 기판에 제1 웰과 제3 웰 사이에는 센스 앰프와 연결되는 회로가 형성되는 제1 도전형의 제4 웰을 더 포함한다. 제4 웰은 제1 전압으로 바이어스될 수 있다. 제2 웰과 제4 웰은 동일한 농도를 갖도록 설정될 수 있다. 회로는 메모리 셀의 비트라인과 상보 비트라인을 프리차아지시키는 비트라인 프리차아지부 또는 비트라인 및 상보 비트라인을 입출력 라인 및 상보 입출력 라인과 연결시키는 칼럼 선택부일 수 있다.
본 발명의 다른 면에 따른 반도체 메모리 장치는, 반도체 기판, 반도체 기판에 메모리 셀이 형성되는 제1 도전형의 제1 웰과 반도체 기판에 메모리 셀의 워드라인을 구동하는 서브 워드라인 드라이버가 형성되는 제1 도전형의 제2 웰을 포함한다. 제1 웰은 제1 전압으로 바이어스되고, 제2 웰은 제1 전압과는 다른 제2 전압으로 바이어스된다.
상술한 본 발명의 반도체 메모리 장치는 메모리 셀 어레이 영역의 웰 바이어스와 센스앰프 영역의 웰 바이어스를 서로 다른 전압으로 분리한다. 이에 따라, 메모리 셀 어레이 영역의 스태틱 특성과 다이나믹 특성 그리고 문턱 전압을 최적화하고, 센스 앰프 영역의 트랜지스터 온-전류 및 오프-전류 그리고 문턱 전압을 최적화한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 배치 구조를 설명하는 도면이다.
도 2는 도 1의 메모리 셀 어레이 영역을 설명하는 회로 다이어그램이다.
도 3은 도 1의 워드라인 드라이버를 설명하는 회로 다이어그램이다.
도 4는 도 1의 센스 앰프를 설명하는 회로 다이어그램이다.
도 5는 도 1의 반도체 메모리 장치의 웰 배치를 설명하는 도면이다.
도 6A 및 도 6B는 도 1의 메모리 셀 어레이 영역과 센스 앰프 영역의 NMOS 트랜지스터들의 단면도를 설명하는 도면들이다.
도 7은 VBB 전압에 따른 DRAM의 tRDL 파라미터 특성을 설명하는 도면이다.
도 8은 코어 영역의 트랜지스터 특성에 따른 DRAM 파라미터들을 설명하는 도면이다.
도 9는 셀 트랜지스터의 VBB 전압 레벨에 따른 메모리 셀 어레이 영역의 특성을 설명하는 도면이다.
도 10은 도 6A 및 도 6B의 VBB 전압을 적용한 센스 앰프 특성을 설명하는 도면이다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제1 예이다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제2 예이다.
도 13a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제3 예이다.
도 13b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제4 예이다.
도 14는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 블락 다이어그램을 설명하는 도면이다.
도 15 내지 도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 설명하는 도면들이다.
도 18은 본 발명의 다양한 실시예들에 따른 메모리 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 19는 본 발명의 다양한 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
도 20은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 21은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 서버 시스템을 설명하는 도면이다.
도 22는 본 발명에 다양한 실시예들에 따른 반도체 메모리 장치가 장착된 컴퓨터 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치, 예컨대 DRAM은 셀 영역과 코어 영역, 그리고 주변 회로 영역으로 크게 구분될 수 있다. 셀 영역에는 행들 및 열들로 배열되는 복수의 메모리 셀들이 배치되고, 코어 영역에는 워드라인 드라이버들과 센스 앰프들이 배치된다. 주변 회로 영역에는 메모리 셀들로의 데이터 입출력에 관련되는 회로들이 배치된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 배치 구조를 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 셀 영역 및 코어 영역의 배치 구조를 보여준다. 셀 영역은 다수개의 메모리 셀 어레이(MAT) 영역들로 구성되고, 코어 영역은 메모리 셀 어레이(MAT) 영역들 사이에 배치되는 서브 워드라인 드라이버(SWD) 영역과 센스 앰프(SA) 영역으로 구성된다.
메모리 셀 어레이(MAT) 영역은, 도 2와 같이, 워드라인들(WL0~WLm)과 비트라인들(BL0~BLn) 사이의 교차점들에 배열되는 메모리 셀(MC)들을 포함한다. 메모리 셀(MC)은 셀 트랜지스터(CT)와 셀 커패시터(CC)로 구성된다. 셀 트랜지스터(CT)는 NMOS 트랜지스터로 구현된다.
도2의 워드라인(WL0~WLm)은 셀 트랜지스터(CT)의 게이트 단자에 연결되고, 게이트 단자는 일반적으로 비저항이 큰 폴리실리콘으로 형성된다. 또한, 워드라인(WL0~WLm)은 셀 트랜지스터(CT)의 게이트 산화막 위를 지나므로 커패시턴스도 크다. 워드라인(WL0~Wlm)의 저항이 커지면 RC 지연이 증가하기 때문에, 워드라인(WL0~WLm)을 구동하는 드라이버의 세기가 커야 한다. 워드라인(WL0~WLm)을 높은 전압으로 구동함에 따라 전력 소모가 커지게 된다. 이에 따라, 워드라인 길이를 최적화하여 저항을 감소시킬 필요가 있다.
워드라인을 최적의 길이로 분할해서 서브 워드라인들을 형성하고, 로우 디코더의 메인 워드라인과 서브 워드라인 드라이버의 서브 워드라인의 조합으로 서브 워드라인을 구동하는 계층적 워드라인 구조가 도입된다. 로우 디코더는 메인 워드라인 드라이버와 서브 워드라인 제어 신호 발생부를 포함한다. 메인 워드라인 드라이버는 메인 워드라인 인에이블 신호(NWEi)를 발생하고, 서브 워드라인 제어 신호 발생부는 서브 워드라인 제어 신호들(PXiD, PXiDG, PXiB)을 발생한다.
서브 워드라인 드라이버(SWD)는, 예시적으로 도 3과 같이, 4개의 NMOS 트랜지스터들(M1~M4)로 구성될 수 있다. 서브 워드라인 드라이버(SWD)는 메인 워드라인 인에이블 신호(NWEi)와 다수개의 서브 워드라인 제어 신호들(PXiD, PXiDG, PXiB)에 응답하여 해당 워드라인(WL)을 구동한다.
센스 앰프(SA)는, 도 4에 도시된 바와 같이, 비트라인(BL)과 상보 비트라인(BLB) 사이에 교차 연결되는 제1 및 제2 PMOS 트랜지스터(P11, P12)와 제1 및 제2 NMOS 트랜지스터들(N11, N12)을 포함한다. 제1 및 제2 PMOS 트랜지스터(P11, P12)은 센싱 인에이블 신호 입력단(LA)을 통해 센싱 전압을 수신하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지 증폭한다. 제1 PMOS 트랜지스터(P11) 및 제2 PMOS 트랜지스터(P12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다.
제1 및 제2 NMOS 트랜지스터들(N11, N12)은 프리차지 전압단(VPRE)을 통해 프리차지 전압을 수신하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차이를 감지 증폭한다. 제1 NMOS 트랜지스터(N11) 및 제2 NMOS 트랜지스터(N12)의 사이즈는 서로 다를 수 있으며, 바람직하게는 서로 동일하다. 센싱 전압은 반도체 메모리 장치의 전원 공급 전압이거나 또는 전원 공급 전압을 이용하여 반도체 메모리 장치 내부에서 발생되는 내부 전압일 수 있고, 프리차지 전압은 접지 전압일 수 있다.
도 4에서, 센스 앰프(SA)는 비트라인 프리차아지부(PRECHAREGE)와 칼럼 선택부(CSGATE)에 연결될 수 있다. 비트라인 프리차아지부(PRECHARGE)는 이퀄라이징 신호(PEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 접지 전압(VSS) 레벨로 등화시킨다. 비트라인 프리차아지부(PRECHARGE)는 제1 내지 제3 NMOS 트랜지스터들(N21~N23)로 구성되고, 제1 내지 제3 엔모스 트랜지스터들(N21~N23)의 게이트들은 이퀄라이징 신호(PEQ)에 연결된다.
이퀄라이징 신호(PEQ)는 반도체 메모리 장치(100)의 프리차아지 동작시 로직 하이레벨로 인가되어, 제1 내지 제3 NMOS 트랜지스터들(N21~N23)을 턴온시키고 비트라인(BL)과 상보 비트라인(BLB)을 접지 전압(VSS)으로 프리차아지시킨다. 액티브 동작 및 센싱 동작시 이퀄라이징 신호(PEQ)는 로직 로우레벨로 인가되어 제1 내지 제3 NMOS 트랜지스터들(N21~N23)을 턴오프시킨다.
칼럼 선택부(CSGATE)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL) 및 상보 비트라인(BLB) 각각을 입출력 라인(LIO) 및 상보 입출력 라인(LIOB)과 연결시킨다. 칼럼 선택부(CSGATE)는 제1 및 제2 NMOS 트랜지스터들(N31, N32)로 구성된다. 제1 NMOS 트랜지스터(N31)는 칼럼 선택 신호(CSL)에 응답하여 센스 앰프(SA)에 의해 감지 증폭된 비트라인(BL) 전압을 입출력 라인(LIO)으로 전달하고, 상보 비트라인(BLB) 전압을 상보 입출력 라인(LIOB)으로 전달한다.
도 5는 도 1의 반도체 메모리 장치의 웰 배치를 설명하는 도면이다.
도 5를 참조하면, P형 기판(500) 상에 메모리 셀 어레이(MAT) 영역을 위한 P-웰들(501, 502, 503, 504)이 배치된다. 501, 502 P-웰들 사이와 503, 504 P-웰들 사이에는 서브 워드라인 드라이버(SWD) 영역을 위한 P-웰(505, 506)이 각각 배치된다. 501, 503 P-웰들 사이와 502, 504 P-웰들 사이에는 센스 앰프(SA) 영역을 위한 N-웰(507, 509)과 P-웰(508, 510)이 각각 배치된다.
메모리 셀 어레이(MAT) 영역의 P-웰(501, 502, 503, 504)에는 셀 트랜지스터들(CT)이 형성된다. P-웰(508, 510)에는 센스 앰프(SA)의 NMOS 트랜지스터들(N11, N12)이 형성된다. N-웰(507, 509)에는 센스 앰프(SA)의 PMOS 트랜지스터들(P11, P12)이 형성된다.
도 6A 및 6B는 메모리 셀 어레이(MAT) 영역과 센스 앰프(SA) 영역의 NMOS 트랜지스터들의 단면도를 설명하는 도면들이다.
도 6A를 참조하면, P형 반도체 기판(10) 상에 셀 트랜지스터(CT)와 셀 커패시터(CC)가 형성되어 있다. P형 반도체 기판(10) 내에 딥 N-웰(11)이 형성되고, 딥 N-웰(11) 내에 셀 트랜지스터(CT)를 위한 P-웰(12)이 형성된다. P-웰(12) 표면에 이격되어 셀 트랜지스터(CT)의 소스(16)와 드레인(18)이 형성되고, 소스(16)와 드레인(18) 사이의 P-웰(12) 내부로 매립되고 게이트 산화막(15)을 내재한 게이트(14)가 형성된다. 셀 트랜지스터(CT)의 소스(16)는 플레이트 전압(Vp)에 연결되는 셀 커패시터(CC)와 연결된다. 셀 트랜지스터(CT)는 게이트(14)에 인가되는 전압에 따라 형성되는 채널(17)을 통해 소스(16)와 드레인(18)이 연결된다. P-웰(12)은 바이어스 전압으로 네가티브(-)의 VBB 전압을 사용한다. P-웰(12)의 바이어스 전압은 셀 트랜지스터(CT)의 백 바이어스가 된다.
도 6B를 참조하면, P형 반도체 기판(20) 상에, 예시적으로 센스 앰프용 NMOS 트랜지스터(N11)가 형성되어 있다. P형 반도체 기판(20) 내에 딥 N-웰(21)이 형성되고, 딥 N-웰(21) 내에 N11 NMOS 트랜지스터를 위한 P-웰(22)이 형성된다. P-웰(22) 표면에 이격되어 N11 NMOS 트랜지스터의 소스(26)와 드레인(28)이 형성되고, 소스(26)와 드레인(28) 사이의 P-웰(22) 상부로 매립되며 게이트 산화막(25)을 내재한 게이트(24)가 형성된다. N11 NMOS 트랜지스터는 게이트(24)에 인가되는 전압에 따라 형성되는 채널(27)을 통해 소스(26)와 드레인(28)이 연결된다. P-웰(22)은 바이어스 전압으로 네가티브(-)의 VBB 전압을 사용한다. P-웰(22)의 바이어스 전압은 N11 NMOS 트랜지스터의 백 바이어스가 된다.
도 6A 및 도 6B의 NMOS 트랜지스터들(CT, N11)의 문턱 전압(Vt)은 수학식 1과 같이 나타난다.
[수학식 1]
Figure pat00001
여기에서, Vto는 Vsb=0V 일 때의 문턱 전압을 의미하고, Vsb는 트랜지스터의 소스와 백 바이어스 사이의 전압 차를 의미한다. 파라미터
Figure pat00002
는 수학식 2와 같이 정의된다.
[수학식 2]
Figure pat00003
Figure pat00004
여기에서,
Figure pat00005
와
Figure pat00006
는 게이트 산화막의 유전율과 두께이고,
Figure pat00007
는 실리콘의 유전율이다.
수학식 1에서, 트랜지스터의 문턱 전압(Vt)은 Vsb 전압에 비례함을 나타낸다. 즉, 문턱 전압(Vt)은 백 바이어스 전압인 P-웰 바이어스 VBB 전압에 영향을 받는다는 것을 알 수 있다.
VBB 전압은 DRAM의 다양한 AC 타이밍 파라미터들에 영향을 미칠 수 있다. 예컨대, tRCD, tRP, tRDL, tAA 파라미터들에 영향을 미친다. tRCD 파라미터는 로우 어드레스 투 칼럼 어드레스 지연 시간을 나타내고, 액티브 커맨드와 독출/기입 커맨드 사이의 클럭 사이클 수를 의미한다. tRP 파라미터는 로우 프리차아지 시간을 나타내고, 프리차아지 커맨드와 액티브 커맨드 사이의 클럭 사이클 수를 의미한다. tRDL 파라미터는 라스트 데이터-인 후 로우 프리차아지(last data in to row precharge)까지의 시간을 나타낸다. tAA 파리미터는 내부 독출 커맨드 후 첫번째 데이터 출력까지의 시간을 나타낸다. DRAM의 tRDL 파라미터 특성을 살펴보면, 도 7과 같이 분포된다.
도 7을 참조하면, VBB 전압에서 200mV 낮춘 백 바이어스 전압에서의 제1 tRDL 특성(tRDL1)과 VBB 전압에서 200mV 높인 백 바이어스 전압에서의 제2 tRDL 특성(tRDL2)을 보여준다. tRDL1 특성과 tRDL2 특성을 비교하면, tRDL1의 최소 타이밍 보다 tRDL2의 최소 타이밍이 더 짧은 것을 볼 수 있다. 즉, VBB 전압을 200mV 높인 백 바이어스 전압에서 tRDL 특성이 우수하다. 이는 VBB 전압 레벨의 업/다운에 따라 tRDL 파라미터 마진이 영향을 받는다는 것을 알 수 있다.
도 8은 코어 영역의 트랜지스터 특성에 따른 DRAM 파라미터들을 설명하는 도면이다.
도 8을 참조하면, NMOS및 PMOS트랜지스터들의 온-전류(Ion)가 감소하면, tRCD, tRP, tRDL, tAA 타이밍 파라미터들이 길어지는 특성을 보여준다. 이에 따라, 이들 타이밍 특성의 한계 범위가 나타날 수 있다. NMOS및 PMOS트랜지스터들의 온-전류(Ion)가 증가하면, 누설 전류도 증가하여 스탠바이 전류 또는 트랜지스터의 오프-전류(Ioff)가 증가하여 스탠바이 특성이 나빠지는 영역이 존재할 수 있다. 트랜지스터의 온-전류(Ion) 및 오프-전류(Ioff)는 VBB 전압 레벨에 영향을 받는다. 이에 따라, 코어 영역의 트랜지스터 특성 마진을 고려하여 VBB 전압 최적화 작업이 요구된다.
도 9는 셀 트랜지스터의 VBB 전압 레벨에 따른 메모리 셀 어레이 영역의 특성을 설명하는 도면이다.
도 9를 참조하면, 셀 트랜지스터(CT)의 VBB 전압 레벨이 낮을수록 스태틱 페일 비트 수가 증가하는 특성을 보여준다. 스태틱 페일은 정션 누설 전류와 연관된다. 셀 트랜지스터(CT)의 VBB 전압 레벨이 높을수록 다이나믹 페일 비트 수가 증가하는 특성을 보여준다. 다이나믹 페일은 트랜지스터 누설 전류와 연관된다. 메모리 셀 어레이 영역의 스태틱 특성과 다이나믹 특성을 사이의 균형(trade off)을 고려하여 셀 트랜지스터의 VBB 전압의 최적화 작업이 필요하다.
도 6A 및 6B에서, NMOS 트랜지스터들(CT, N11)의 백 바이어스 전압은 VBB 전압으로 동일하다. 이 경우, 셀 트랜지스터(CT) 특성과 코어 영역의 NMOS 트랜지스터 특성 둘 다를 최적화시키는 어렵다. 예컨대, 메모리 셀 어레이 영역의 스태틱 특성과 다이나믹 특성에 맞추어 셀 트랜지스터(CT)의 VBB 전압을 결정하게 되면, 코어 영역의 NMOS 트랜지스터(N11)의 문턱 전압(Vt)이 높아질 수 있다. 센스 앰프를 구성하는 NMOS 트랜지스터(N11)의 문턱 전압(Vt)이 높아지면, 도 10과 같이, 센스 앰프의 풀-다운이 느려지게 된다. 이는 DRAM의 tRCD 파라미터를 느리게 하는 문제점이 된다.
도 11a 및 도 11b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제1 예들이다. 도 11a 및 도 11b는 도 5의 반도체 메모리 장치의 A-A' 단면도를 나타낸다.
도 11a를 참조하면, P형 기판(500) 내에 딥 N-웰(600)이 형성된다. 딥 N-웰(600) 내에 메모리 셀 어레이(MAT) 영역들을 위한 P-웰들(501, 502)이 이격되어 형성된다. P-웰들(501, 502) 사이에는 서브 워드라인 드라이버(SWD) 영역을 위한 P-웰(505)이 형성된다. 메모리 셀 어레이(MAT) 영역들의 P-웰들(501, 502)에는 도 2의 셀 트랜지스터들(CT)이 형성되고, 서브 워드라인 드라이버(SWD) 영역의 P-웰(505)에는 도 3의 NMOS 트랜지스터들(M1~M4)이 형성된다.
도 11b를 참조하면, 도 11a에서 형성된 메모리 셀 어레이(MAT) 영역의 P-웰(501)과 서브 워드라인 드라이버(SWD)를 위한 P-웰(505) 사이에는 아이소레이션을 위한 제1 N-웰 가드링(601)이 형성된다. 메모리 셀 어레이(MAT) 영역의 P-웰(502)과 서브 워드라인 드라이버(SWD)를 위한 P-웰(505) 사이에는 아이소레이션을 위한 제2 N-웰 가드링(602)이 형성된다.
도 11a 및 도 11b에서, 메모리 셀 어레이(MAT) 영역들의 P-웰들(501, 502)에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 서브 워드라인 드라이버(SWD) 영역의 P-웰(505)에는 제2 전압(VBB2)이 바이어스 전압으로 사용된다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다. 제1 전압(VBB1)은 메모리 셀 어레이(MAT) 영역의 스태틱 특성과 다이나믹 특성을 사이의 균형을 고려한 셀 트랜지스터(CT) 최적의 백 바이어스 전압이다. 제2 전압(VBB2)는 코어 영역의 NMOS 트랜지스터 특성 마진을 고려한 최적의 백 바이어스 전압이다. 예시적으로, 제1 전압(VBB1)은 -0.5V ~ -1.2V 정도으로 설정되고, 제2 전압(VBB2)은 0 ~ -0.6V 정도로 설정될 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제2 예이다. 도 12는 도 5의 반도체 메모리 장치의 B-B' 단면도를 나타낸다.
도 12를 참조하면, P형 기판(500) 내에 딥 N-웰(600)이 형성된다. 딥 N-웰(600) 내에 메모리 셀 어레이(MAT) 영역들을 위한 P-웰들(501, 503)이 이격되어 형성된다. P-웰들(501, 503) 사이에는 센스 앰프(SA) 영역을 위한 N-웰(507)과 P-웰(505)이 형성된다. 센스 앰프(SA) 영역의 N-웰(507)에는 도 4의 센스 앰프(SA)의 PMOS 트랜지스터들(P11, P12)이 형성되고, P-웰(508)에는 센스 앰프(SA)의 NMOS 트랜지스터들(N11, N12)이 형성된다.
메모리 셀 어레이(MAT) 영역들의 P-웰들(501, 503)에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프(SA) 영역의 P-웰(508)에는 제2 전압(VBB2)이 바이어스 전압으로 사용된다. 센스 앰프(SA)영역의 N-웰(507)에는 전원 전압(VDD)이 바이어스 전압으로 사용된다. 제1 전압(VBB1)으로 바이어스되는 P-웰들(501, 503)과 제2 전압(VBB2)으로 바이어스되는 P-웰(508)은 서로 다른 농도로 도핑되도록 구성할 수 있다.
제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다. 제1 전압(VBB1)은 메모리 셀 어레이(MAT) 영역의 스태틱 특성과 다이나믹 특성을 사이의 균형을 고려한 셀 트랜지스터(CT) 최적의 백 바이어스 전압이다. 제2 전압(VBB2)는 센스 앰프(SA)의 NMOS 트랜지스터 특성 마진을 고려한 최적의 백 바이어스 전압이다. 예시적으로, 제1 전압(VBB1)은 -0.5V ~ -1.2V 정도으로 설정되고, 제2 전압(VBB2)은 0 ~ -0.6V 정도로 설정될 수 있다.
도 13a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제3 예이다. 도 13a는 도 5의 반도체 메모리 장치의 B-B' 단면도를 나타낸다.
도 13a를 참조하면, P형 기판(500) 내에 딥 N-웰(600)이 형성된다. 딥 N-웰(600) 내에 메모리 셀 어레이(MAT) 영역들을 위한 P-웰들(501, 503)이 이격되어 형성된다. P-웰들(501, 503) 사이에는 센스 앰프(SA) 영역을 위한 N-웰(507)과 P-웰(505)이 형성된다. 센스 앰프(SA) 영역의 N-웰(507)에는 도 4의 센스 앰프(SA)의 PMOS 트랜지스터들(P11, P12)이 형성되고, P-웰(508)에는 센스 앰프(SA)의 NMOS 트랜지스터들(N11, N12)이 형성된다.
메모리 셀 어레이(MAT) 영역의 P-웰(501)과 센스 앰프(SA) 영역의 N-웰(507) 사이에는 칼럼 선택부(CSGATE)를 위한 P-웰(701)이 형성된다. P-웰(701)에는 도 4의 칼럼 선택부(CSGATE)의 NMOS 트랜지스터들(N31, N32)이 형성된다. 메모리 셀 어레이(MAT) 영역의 P-웰(503)과 센스 앰프(SA) 영역의 P-웰(508) 사이에는 프리차아지부(PRECHARGE)를 위한 P-웰(702)이 형성된다. P-웰(702)에는 도 4의 프리차아지부(PRECHARGE)의 NMOS 트랜지스터들(N21~N23)이 형성된다.
메모리 셀 어레이(MAT) 영역의 P-웰(501)과 칼럼 선택부(CSGATE)의 P-웰(701) 사이에는 아이소레이션을 위한 제1 N-웰 가드링(801)이 형성된다. 메모리 셀 어레이(MAT) 영역의 P-웰(503)과 프리차아지부(PRECHARGE)의 P-웰(702) 사이에는 아이소레이션을 위한 제2 N-웰 가드링(802)이 형성된다.
메모리 셀 어레이(MAT) 영역들의 P-웰들(501, 503)에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프(SA) 영역의 P-웰(508)과 칼럼 선택부(CSGATE)와 프리차아지부(PRECHARGE)의 P-웰들(701, 702)에는 제2 전압(VBB2)이 바이어스 전압으로 사용된다. 센스 앰프(SA)영역의 N-웰(507)에는 전원 전압(VDD)이 바이어스 전압으로 사용된다. 제1 전압(VBB1)으로 바이어스되는 P-웰들(501, 503)과 제2 전압(VBB2)으로 바이어스되는 P-웰들(508, 701, 702)은 서로 다른 농도로 도핑되도록 구성할 수 있다. 제2 전압(VBB2)으로 바이어스되는 인접한 P-웰들(508, 702)는 하나의 P-웰로 형성될 수 있다.
제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다. 제1 전압(VBB1)은 메모리 셀 어레이(MAT) 영역의 스태틱 특성과 다이나믹 특성을 사이의 균형을 고려한 셀 트랜지스터(CT) 최적의 백 바이어스 전압이다. 제2 전압(VBB2)는 코어 영역의 NMOS 트랜지스터 특성 마진을 고려한 최적의 백 바이어스 전압이다. 예시적으로, 제1 전압(VBB1)은 -0.5V ~ -1.2V 정도으로 설정되고, 제2 전압(VBB2)은 0 ~ -0.6V 정도로 설정될 수 있다.
도 13b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 웰 구조를 설명하는 제4 예이다. 도 13b는 도 5의 반도체 메모리 장치의 B-B' 단면도를 나타낸다.
도 13b를 참조하면, P형 기판(500) 내에 딥 N-웰(600)이 형성된다. 딥 N-웰(600) 내에 메모리 셀 어레이(MAT) 영역들을 위한 P-웰들(501, 503)이 이격되어 형성된다. P-웰들(501, 503) 사이에는 칼럼 선택부(CSGATE)를 위한 P-웰(701), 센스 앰프(SA) 영역을 위한 N-웰(507)과 P-웰(505), 그리고 프리차아지부(PRECHARGE)를 위한 P-웰(702)이 형성된다. 센스 앰프(MAT) 영역의 P-웰(508)과 프리차아지부(PRECHARGE)의 P-웰(702) 사이에는 아이소레이션을 위한 N-웰 가드링(901)이 형성된다.
메모리 셀 어레이(MAT) 영역들의 P-웰들(501, 503)와 칼럼 선택부(CSGATE)와 프리차아지부(PRECHARGE)의 P-웰들(701, 702)에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프(SA) 영역의 P-웰(508)에는 제2 전압(VBB2)이 바이어스 전압으로 사용된다. 센스 앰프(SA)영역의 N-웰(507)에는 전원 전압(VDD)이 바이어스 전압으로 사용된다. 제1 전압(VBB1)으로 바이어스되는 P-웰들(501, 503, 701, 702)과 제2 전압(VBB2)으로 바이어스되는 P-웰(508)은 서로 다른 농도로 도핑되도록 구성할 수 있다. 제1 전압(VBB1)으로 바이어스되는 인접한 P-웰들(501, 701)과 P-웰들(503,702) 각각은 하나의 P-웰로 형성될 수 있다.
제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다. 제1 전압(VBB1)은 메모리 셀 어레이(MAT) 영역의 스태틱 특성과 다이나믹 특성을 사이의 균형을 고려한 셀 트랜지스터(CT) 최적의 백 바이어스 전압이다. 제2 전압(VBB2)는 센스 앰프(SA) 영역의 NMOS 트랜지스터 특성 마진을 고려한 최적의 백 바이어스 전압이다. 예시적으로, 제1 전압(VBB1)은 -0.5V ~ -1.2V 정도으로 설정되고, 제2 전압(VBB2)은 0 ~ -0.6V 정도로 설정될 수 있다.
본 실시예들에서 설명되는 메모리 셀 어레이(MAT) 영역의 P-웰 바이어스와 센스 앰프(SA) 영역의 P-웰 바이어스를 분리한 메모리 장치는 도 14와 같은 반도체 메모리 장치, 예컨대, DDR-SDRAM에 포함될 수 있다.
도 14를 참조하면, DDR-SDRAM(1400)은 DRAM 셀을 포함하는 메모리 셀 어레이(1401) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(1402)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(1402)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(CMD) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(1402)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(1404)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(1404)에 저장될 수 있다. 프로그래밍 레지스터(1404)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(1406)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(1406)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(1408)를 통하여 칼럼 디코더(1410)나 출력 버퍼(1412)로 제공할 수 있다.
어드레스 레지스터(1420)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(1422)를 통하여 로우 디코더(1424)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1408)를 통하여 칼럼 디코더(1410)로 제공될 수 있다. 로우 어드레스 버퍼(1422)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(1424)로 제공할 수 있다. 또한, 어드레스 레지스터(1420)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1426)로 제공할 수 있다.
로우 디코더(1424)는 로우 어드레스 버퍼(1422)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1401)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(1410)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1401)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(1400)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
센스 앰프(1430)는 로우 디코더(1424)와 칼럼 디코더(1410)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(1412)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1432)를 통하여 메모리 셀 어레이(1401)로 제공되며, 입출력 컨트롤러(1434)는 데이터 입력 레지스터(1432)를 통한 데이터 전달 동작을 제어할 수 있다.
메모리 셀 어레이(1401)를 형성하기 위한 P-웰은 제1 전압(VBB1)을 바이어스 전압으로 사용하고, 센스 앰프(1430)를 형성하기 위한 P-웰은 제2 전압(VBB2)을 바이어스 전압으로 사용할 수 있다. 메모리 셀 어레이(1401)를 형성하기 위한 P-웰과 센스 앰프(1430)를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
도 15 내지 도 17은 본 발명의 다양한 실시예들에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 15을 참조하면, 메모리 모듈(1500)은 인쇄 회로 기판(1501), 복수의 DRAM 칩들(1502) 및 커넥터(1503)를 포함한다. 복수의 DRAM 칩들(1502)은 인쇄 회로 기판(1501)의 상면과 하면에 결합될 수 있다. 커넥터(1503)는 도전 선들(미도시)을 통해 복수의 DRAM 칩들(1502)과 전기적으로 연결된다. 또한, 커넥터(1503)는 외부 호스트의 슬롯에 연결될 수 있다.
각각의 DRAM 칩(1502)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
도 16을 참조하면, 메모리 모듈(1600)은 인쇄 회로 기판(1601), 복수의 DRAM 칩들(1602), 커넥터(1603) 그리고 복수의 버퍼 칩들(1604)을 포함한다. 복수의 버퍼 칩들(1604)은 각각의 DRAM 칩(1602)과 커넥터(1603) 사이에 배치될 수 있다. DRAM 칩들(1602)과 버퍼 칩들(1604)은 인쇄 회로 기판(1601)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(1601)의 상면 및 하면에 형성되는 DRAM 칩들(1602)과 버퍼 칩들(1604)은 복수의 비아 홀들을 통해 연결될 수 있다.
각각의 DRAM 칩(1602)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
버퍼 칩(1604)은 버퍼 칩(1604)과 연결되는 DRAM 칩(1602)의 특성을 테스트한 결과를 저장할 수 있다. 버퍼 칩(1604)은 저장된 특성 정보를 이용하여 해당 DRAM 칩(1602)의 동작을 관리함으로써, 위크(weak) 셀이나 위크 페이지가 DRAM 칩(1602) 동작에 미치는 영향을 감소시킨다. 예컨대, 버퍼 칩(1604)은 그 내부에 저장부를 두어, DRAM 칩(1602)의 위크 셀 또는 위크 페이지를 구제할 수 있다.
도 17을 참조하면, 메모리 모듈(1700)은 인쇄 회로 기판(1701), 복수의 DRAM 칩들(1702), 커넥터(1703), 복수의 버퍼 칩들(1704) 그리고 콘트롤러(1705)를 포함한다. 콘트롤러(1705)는 DRAM 칩들(1702)과 버퍼 칩들(1704)과 통신하고, DRAM 칩들(1702)의 동작 모드를 제어한다. 콘트롤러(1705)는 DRAM 칩(1705)의 모드 레지스터를 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
각각의 DRAM 칩(1702)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
DRAM 모듈들(1500, 1600, 1700)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 18은 본 발명의 다양한 실시예들에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 18을 참조하면, 반도체 장치(1800)는 다수의 DRAM 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 DRAM 셀들로 구성되는 메모리 셀 어레이들(1801)을 포함하는 메모리 칩일 수 있으며, 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고, 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 18에서, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV, 1802)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미 도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다.
또한, 반도체 레이어들(LA1 내지 LAn) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
각각의 반도체 레이어(LA1 내지 LAn)는 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
앞서 설명된 도 15 내지 도 17의 모듈 구조에서 각각의 DRAM 칩은 복수의 DRAM 반도체 레이어들(LA1~LAn)을 포함할 수 있다.
도 19는 본 발명의 다양한 실시예에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 19를 참조하면, 메모리 시스템(1900)은 광 연결 장치들(1901A, 1901B)과 콘트롤러(1902) 그리고 DRAM(1903)을 포함한다. 광 연결 장치들(1901A, 1901B)은 콘트롤러(1902)와 DRAM(1903)을 상호 연결한다(interconnect). 콘트롤러(1902)는 컨트롤 유닛(1904), 제1 송신부(1905), 제1 수신부(1906)를 포함한다. 컨트롤 유닛(1904)은 제1 전기 신호(SN1)를 제1 송신부(1905)로 전송한다. 제1 전기 신호(SN1)는 DRAM(1903)으로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(1905)는 제1 광 변조기(1905A)를 포함하고, 제1 광 변조기(1905A)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(1901A)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(1901A)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(1906)는 제1 광 복조기(1906B)를 포함하고, 제1 광 복조기(1906B)는 광 연결 장치(1901B)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(1904)으로 전송한다.
DRAM(1903)는 제2 수신부(1907), 메모리 셀 어레이를 포함하는 메모리 영역(1908) 및 제2 송신부(1909)를 포함한다. DRAM(1908)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다. 제2 수신부(1907)은 제2 광 복조기(1907A)를 포함하고, 제2 광 복조기(1907A)는 광 연결 장치(1901A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(1908)으로 전송한다.
메모리 영역(1908)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(1908)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(1909)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(1902)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(1909)는 제2 광 변조기(1909B)를 포함하고, 제2 광 변조기(1909B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(1901B)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(1901B)를 통하여 시리얼 통신으로 전송된다.
도 20은 본 발명의 다양한 실시예들에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 20을 참조하면, 데이터 처리 시스템(2000)은 제1 장치(2001), 제2 장치(2002) 그리고 다수개의 광 연결 장치들(2003, 724)을 포함한다. 제1 장치(2001)와 제 2 장치(2002)는 시리얼 통신을 통하여 광 신호를 통신할 수 있다.
제 1 장치(2001)는 DRAM(2005A), 제1 광원(2006A), 전-광 변환(Electric to Optical Conversion) 동작을 수행할 수 있는 제1 광 변조기(Optical modulator; 2007A) 그리고 광-전 변환(Optical to Electric Conversion) 동작을 수행할 수 있는 제1 광 복조기(Optical de-modulator; 2008A)를 포함할 수 있다. 제2 장치(2002)는 DRAM(2005B), 제2 광원(2006B), 제2 광 변조기(2007B) 그리고 제1 광 복조기(2008B)를 포함한다. DRAM(2005A, 725B)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
제 1 및 제2 광원들(2006A, 2006B)은 지속 파형을 갖는 광 신호를 출력한다. 제 1 및 제2 광원들(2006A)은 다파장 광원인 분산형 피이드백 레이저 다이오드(Distributed Feed-Back Laser Diode; 이하 "DFB-LD"라고 칭한다) 또는 패브리 페롯 레이저 다이오드(Fabry Perot Laser Diode, 이하 "FP-LD"라고 칭한다)를 광원으로 사용할 수 있다.
제1 광 변조기(2007A)는 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(2003)로 전송한다. 제1 광 변조기(2007A)는 전송 데이터에 따라 제1 광원(2006A)에서 수신된 광신호의 파장을 변조할 수 있다. 제1 광 복조기(2008A)는 제 2 장치(2002)의 제2 광 변조기(2007B)으로부터 출력된 광 신호를 광 연결 장치(2004)를 통하여 수신하고 복조하여 복조된 전기 신호를 출력한다.
제2 광 변조기(2007B)는 제2 장치(2002)의 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(2004)로 전송한다. 제2 광 변조기(2007B)는 전송 데이터에 따라 제2 광원(2006B)에서 수신된 광 신호의 파장을 변조할 수 있다. 제2 광 복조기(2008B)는 제 1 장치(2001)의 제1 광 변조기(2007A)로부터 출력된 광 신호를 광 연결 장치(2003)를 통하여 수신하고 복조하여, 복조된 전기 신호를 출력한다.
도 21은 본 발명의 다양한 실시예들에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 21을 참조하면, 서버 시스템(2100)은 메모리 컨트롤러(2102) 및 복수의 메모리 모듈들(2103)을 구비한다. 각각의 메모리 모듈(2103)은 복수의 DRAM 칩들(2104)을 포함할 수 있다. DRAM 칩(2104)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
서버 시스템(2100)은 제1 회로 기판(2101)의 소켓들(2105)에 제2 회로 기판(2106)이 결합되는 구조를 가질 수 있다. 서버 시스템(2100)은 신호 채널 별로 하나의 제2회로 기판(2106)이 제1 회로 기판(2101)과 연결되는 채널 구조를 설계할 수 있다. 그러나 이에 제한되는 것은 아니고, 다양한 구조를 가질 수 있다.
한편, 메모리 모듈들(2103)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(2100)은 전-광 변환 유닛(2107)을 더 포함할 수 있으며, 메모리 모듈들(2103) 각각은 광-전 변환 유닛(2108)을 더 포함할 수 있다.
메모리 컨트롤러(2102)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(2107)에 접속된다. 전-광 변환 유닛(2107)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(2102)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(2107)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(2103)은 광 채널(OC)을 통하여 전-광 변환 유닛(2107)과 접속된다. 메모리 모듈(2103)로 인가된 광 신호는 광-전 변환 유닛(2108)을 통해 전기적 신호로 변환되어 DRAM 칩들(2104)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템(2100)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 22는 본 발명에 다양한 실시예들에 따른 메모리 셀 어레이 영역의 P-웰 바이어스와 센스 앰프 영역의 P-웰 바이어스를 분리한 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
도 22를 참조하면, 컴퓨터 시스템(2200)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(2200)은 시스템 버스(2204)에 전기적으로 연결되는 DRAM 메모리 시스템(2201), 중앙 처리 장치(2205), 사용자 인터페이스(2207) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2208)을 포함할 수 있다. 컴퓨터 시스템(2200)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(2207)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(2207)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(2207)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(2207) 또는 모뎀(2208)을 통해 제공되거나 중앙 처리 장치(2205)에 의해서 처리된 데이터는 DRAM 메모리 시스템(2201)에 저장될 수 있다.
DRAM 메모리 시스템(2201)은 DRAM(2202)와 메모리 콘트롤러(2203)를 포함할 수 있다. DRAM(2202)에는 중앙 처리 장치(2205)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. DRAM(2202)은 메모리 셀 어레이를 형성하기 위한 P-웰에는 제1 전압(VBB1)이 바이어스 전압으로 사용되고, 센스 앰프를 형성하기 위한 P-웰에는 제2 전압(VBB2)이 바이어스 전압으로 사용될 수 있다. 메모리 셀 어레이를 형성하기 위한 P-웰과 센스 앰프를 형성하기 위한 P-웰은 서로 다른 농도로 도핑될 수 있다. 제1 전압(VBB1)과 제2 전압(VBB2)은 서로 다른 전압이다.
컴퓨터 시스템(2200)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(2200)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(2200)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 대해, 본 발명의 실시예에 따른 DRAM 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, DRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 단순해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판에, 메모리 셀이 형성되는 제1 도전형의 제1 웰; 및
    상기 반도체 기판에, 상기 메모리 셀의 데이터를 감지 증폭하는 센스 앰프가 형성되는 상기 제1 도전형의 제2 웰을 구비하고,
    상기 제1 웰은 제1 전압으로 바이어스되고, 상기 제2 웰은 상기 제1 전압과는 다른 제2 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮게 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 웰과 상기 제2 웰은 서로 다른 도핑 농도를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 도전형은 P-형인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 반도체 기판에, 상기 제1 웰과 상기 제2 웰 사이에는 아이소레이션을 위한 제2 도전형의 제3 웰을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 반도체 기판에, 상기 제2 웰과 상기 제3 웰 사이에는 상기 센스 앰프와 연결되는 회로가 형성되는 상기 제1 도전형의 제4 웰을 더 구비하고,
    상기 제4 웰은 상기 제2 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 반도체 기판에, 상기 제1 웰과 상기 제3 웰 사이에는 상기 센스 앰프와 연결되는 회로가 형성되는 상기 제1 도전형의 제4 웰을 더 구비하고,
    상기 제4 웰은 상기 제1 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 회로는 상기 메모리 셀의 비트라인과 상보 비트라인을 프리차아지시키는 비트라인 프리차아지부 또는 상기 비트라인 및 상기 상보 비트라인을 입출력 라인 및 상보 입출력 라인과 연결시키는 칼럼 선택부인 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 기판;
    상기 반도체 기판에, 메모리 셀이 형성되는 제1 도전형의 제1 웰; 및
    상기 반도체 기판에, 상기 메모리 셀의 워드라인을 구동하는 서브 워드라인 드라이버가 형성되는 상기 제1 도전형의 제2 웰을 구비하고,
    상기 제1 웰은 제1 전압으로 바이어스되고, 상기 제2 웰은 상기 제1 전압과 다른 제2 전압으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮게 설정되는 것을 특징으로 하는 반도체 메모리 장치.
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