KR19980060631A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명에 따른 반도체소자의 제조방법은 반도체기판을 제공하는 공정과, 상기 반도체기판의 제1 도전성 웰과 상기 제1 도전성 웰내에 제2 도전성 웰이 형성될 영역내에 제1 도전성 불순물을 이온주입하여 제1 도전성 웰을 형성하는 공정과, 상기 제2 도전성 웰이 형성될 영역을 제외한 상기 제1 도전성 웰 영역내에 제1 불순물을 이온주입하는 공정과, 상기 제1 도전성 웰내의 제2 도전성 웰이 형성될 영역과 상기 제1 도전성 웰 영역을 제외한 상기 반도체기판내에 제2 불순물을 이온주입하여 제1 및 제 2의 제2 도전성 웰을 형성하는 공정을 포함하여 구성된다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 다중 우물을 갖는 반도체소자의 제조방법에 관한 것이다.

반도체소자를 제조함에 있어서, 회로 구성의 효율을 향상시키기 위해서 여러가지의 문턱 전압(Threshold Voltage)을 갖는 MOS 트랜지스터를 필요로 한다.

이런 경우에 각각의 MOS 트랜지트터는 전기적으로 분리된 서로 다른 우물(WELL)안에 존재하게 되므로 문턱 전압의 수에 해당하는 우물이 필요하게 된다.

또한, 각각의 우물을 형성하기 위해서는 각 영역에 해당하는 부분만을 열고 이온 주입을 해야 하므로 우물의 수만큼의 마스크 공정이 필요하다.

이때, 각 우물안의 트랜지스터의 문턱 전압을 조절하기 위해서도 마스크 공정이 필요하기 때문에 여러 문턱 전압을 갖는 트랜지스터를 만들기 위해서는 공정 스텝수가 크게 증가하게 되므로 생산성이 떨어지게 된다.

따라서, 이러한 생산성을 높이기 위해서는 트랜지스터의 특성을 저하시키지 않으면서도 공정 스텝수를 줄일 수 있어야 한다.

즉, 예를 들면 삼중 우물을 갖으면서 3가지의 문턱 전압을 갖는 트랜지스터의 경우에, 3우물을 형성하기 위해서 3회의 마스크 공정이 필요하고, 문턱 전압을 조절하기 위해서는 3회의 마스크 작업이 필요하게 된다.

그러므로, 마스크 작업을 줄이면서 좋은 특성을 갖는 트랜지스터를 만드는 것은 매우 힘들다.

이에 본 발명은 상기 종래의 제반 문제점을 해결하기 위하여 안출된 것으로서, 단일공정으로 서로 다른 문턱전압을 갖는 트랜지스터를 형성할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은 공정 스텝수를 최소화하면서 트랜지스터의 전기적 특성을 최적화할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.

도 1내지 도 5는 본 발명에 따른 반도체소자의 제조공정 단면도

*도면의 주요 부분에 대한 부호의 설명*

11:실리콘기판12:N-웰

13:제1 P-웰14:제2 P-웰

15:N-WELL과 P-WELL(B)가 형성되는 영역

16:제1 감광막패턴17:제2 감광막패턴

본 발명에 따른 반도체소자의 콘택홀 형성방법은 본 발명에 따른 반도체소자의 제조방법은 반도체기판을 제공하는 공정과, 상기 반도체기판의 제1 도전성 웰과 상기 제1 도전성 웰내에 제2 도전성 웰이 형성될 영역내에 제1 도전성 불순물을 이온주입하여 제1 도전성 웰을 형성하는 공정과, 상기 제2 도전성 웰이 형성될 영역을 제외한 상기 제1 도전성 웰 영역내에 제1 불순물을 이온주입하는 공정과, 상기 제1 도전성 웰내의 제2 도전성웰이 형성될 영역과 상기 제1 도전성 웰영역을 제외한 상기 반도체기판내에 제1 불순물을 이온주입하여 제1 및 제2의 제2 도전성 웰을 형성하는 공정을 포함하여 구성됨을 그 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

도 1 내지 도 5는 본 발명에 따른 반도체소자의 제조 공정단면도이다.

먼저, 도면에는 도시되지 않았지만, 실리콘 기판(11) 위에 각 반도체 소자를 전기적으로 분리하기 위해서 폭스(FOX) 공정을 진행한다.

그 다음, 도 1에 도시된 바와 같이, 폭스 공정을 진행한 후에 상기 실리콘기판(11)상에 제1 감광막을 도포하고, 후속공정에 의해 형성되는 제1 P-웰부분에 있는 제1 감광막의 일부분만 남도록 상기 제1 감광막을 마스크 공정에 의해 제거하여 제1 감광막패턴(12)을 형성한다.

이어서, 상기 제1 감광막패턴(12)을 마스크로 상기 실리콘기판(11)내에 n형 불순물인 인(phosporous)을 주입하여 N-웰(13)을 형성한다.

이때, 상기 인 불순물의 주입은 약 1~1.6MeV 정도의 고 이온에너지와 약 70~90KeV 정도의 저이온에너지를 이용한 이온 주입을 동시에 실시한다.

또한, 상기 N-웰(13)에 주입된 고 에너지 이온 주입은 후속 공정에 의해 형성되는 제2 P-웰을 전기적으로 분리시키는 역할을 한다.

그리고, 상기 주입된 저에너지 이온 주입은 제2 P-웰에 형성되는 nMOS의 문턱 전압 조절을 위해 사용한다.

즉, 제2 P-웰에 형성되는 nMOS의 문턱 전압 조절을 위한 이온 주입시에, 그 이온 주입을 상쇄시키는 효과를 발생시켜 문턱 전압의 조절 효과를 갖게한다.

그 다음, 도 2에 도시된 바와 같이, 상기 제1 감광막패턴(12)을 제거하고, 상기 실리콘기판(11)상에 제2 감광막을 도포한다.

이어서, 마스크 작업을 통해 후속공정에서 형성되는 제2 P-웰 영역을 제외한 상기 N-웰(13) 영역상에 있는 제2 감광막을 선택적으로 제거하여 제2 감광막패턴(14)을 형성한다.

그 다음, 도 3에 도시된 바와 같이, 상기 제2 감광막패턴(14)을 마스크로 상기 N-웰(13) 영역내에 인 불순물을 이온주입한다.

이때, 인 이온 주입은 약 500~600KeV와, 약 200~300KeV 정도의 가속 전압으로 각각 실시한다.

또한, 상기 이온 주입은 각각 래치업(Latch Up)의 방지와, 소자분리(Isolation) 및, 트랜지스터의 펀치(Punch) 효과를 방지하기 위해서 행하는 약 70~90KeV 정도로 실시하는 경우에는 상기 도 1에서 설명된 약 70~90KeV의 이온 주입 에너지량과 합해서 최적화가 되도록 그 주입량을 조절한다.

이어서, 도 4에 도시된 바와 같이, 상기 제2 감광막패턴(14)을 제거하고, 상기 실리콘기판(11)상에 제3 감광막을 도포한다.

그다음, 마스크 작업을 통해 상기 P-웰(13) 영역을 제외한 나머지 부분에 있는 제3 감광막을 선택적으로 제거하여 제3 감광막패턴(15)을 형성한다.

이어서, 도 5에 도시된 바와 같이, 상기 제3 감광막패턴(15)을 마스크로 후속공정에서 형성되는 제1 및 제2 P-웰 영역내에 보론(Boron)을 이온주입하여 제1 및 제2 P-웰(16)(17)을 각각 형성한다.

이때, 상기 제2 P-웰(17)은 상기 N-웰(13)영역내에 분포한다.

또한, 이온 주입은 약 500~600keV, 약 200~300keV, 약 100~120keV 정도의 가속 전압으로 각각 실시한다.

그리고, 상기 이온 주입은 N-웰 영역과 마찬가지로 각각 웰 형성, 래치업(latch Up)의 방지, 소자분리(Isolation) 및 , 트랜지스터의 펀치(Punch) 효과 방지 등의 목적에 맞도록 주입량과 가속 전압을 조절하는 것이 바람직하다.

한편, nMOS의 문턱 전압을 조절하기 위해 보론(Boron)이나 BF₂를 이용하여 약 20~30KeV 정도의 가속 전압으로 이온 주입을 행한다.

이때, 이온주입량은 목표 문턱전압의 크기에 맞게 조절하는 것이 바람직하다.

또한, P-웰영역에서 N-웰을 형성할때, 인을 이용하여 약 70~90keV의 가속 전압으로 주입된 인으로 인하여 상쇄 효과(Counterdoping)가 나타난다.

따라서, 상기 제1 P-웰(16)과 제2 P-웰(17) 영역의 실리콘 기판 표면 근처에서의 보론(Boron)의 농도가 서로 다르게 된다.

즉, 도 5에서와 같이 주입되는 문턱 전압 조절을 위한 이온 주입의 주입량은 제1 P-웰(16) 영역의 nMOS 문턱 전압에 맞게 조절한다.

또한, 상기 제2 P-웰(17) 영역의 문턱 전압은 N-웰 형성시의 약 70~90KeV의 가속 전압으로 주입된 인의 상쇄효과(Counterdoping)로 조절하도록 한다.

따라서, 이러한 방법을 사용하는 경우에, 제1 P-웰(16)와 제2 P-웰(17)를 동시에 형성하면서 서로 다른 문턱 전압을 갖도록 만들 수 있다.

그러므로, 공정 스탭수를 크게 줄일 수 있고, 각각의 트랜지스터의 전기적 특성을 최적화할 수 있다.

그 다음, 후속공정으로 열공정을 실시하여 불순물들을 활성화시킨다.

이어서, N-웰영역에만 문턱 전압을 조절하기 위한 이온 주입을 하고, 게이트 옥사이드, 게이트, 소스, 드레인 등을 형성하므로써 삼중 우물 구조를 갖고, 세 종류의 문턱 전압을 갖는 트랜지스터를 형성하게 된다.

상기한 바와 같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 따른 반도체소자의 제조방법에 있어서는 두번에 걸쳐 N-웰과 P-웰영역내에 고에너지와 저에너지의 이온주입을 실시한 다음 다시 N-웰영역내에만 고에너지 이온주입을 실시하므로써 pMOS의 전기적 특성을 최적화할 수 있다.

즉, 상기 고에너지 이온주입기를 이용한 다중 이온주입을 통해 래치업 등의 조절을 위한 수 Mev의 이온주입과, 소자분리를 위한 수백 keV의 이온 주입 및, 문턱 전압 조절을 위한 수십 KeV의 이온 주입으로 구성되어 있어 pMOS의 특성을 최적화하게 된다.

또한, 본 발명에 따른 반도체소자의 제조방법에 있어서는 후속 공정으로 제1 및 제2 P-웰이 형성되는 영역을 동시에 열어 N-웰의 경우와 마찬가지로 이온 주입을 실시하여 nMOS를 형성하므써 두 종류의 nMOS는 앞서 형성된 N-웰영역과 제2 P-웰영역을 열고 주입한 저에너지 이온 주입의 효과 때문에 서로 다른 문턱 전압을 갖게 된다.

즉, 제2 P-웰영역의 nMOS는 이온주입의 상쇄 효과가 나타나서 같은 역 바이어스(Back-Bias)의 경우에는 문턱 전압이 더 낮게 되므로 각각의 트랜지스터들은 서로 독립적으로 최적화될 수 있다.

그러므로, 본 발명에 따른 반도체소자의 콘택홀 형성방법에 있어서는 공정 스텝수를 최소화하면서도 각각의 트랜지스터의 전기적 특성을 독립적으로 최적화할 수 있으므로 생산성을 증대시킬 수 있다.

Claims (11)

1. 반도체기판을 제공하는 공정과,

   상기 반도체기판의 제1 도전성 웰과 상기 제1 도전성 웰내에 제2 도전성 웰이 형성될 영역내에 제1 도전성 불순물을 이온주입하여 제1 도전성 웰을 형성하는 공정과,

   상기 제2 도전성 웰이 형성될 영역을 제외한 상기 제1 도전성 웰 영역내에 제1 불순물을 이온주입하는 공정과,

   상기 제1 도전성 웰내의 제2 도전성웰이 형성될 영역과 상기 제1 도전성 웰영역을 제외한 상기 반도체기판내에 제2 불순물을 이온주입하여 제1 및 제2의 제2 도전성 웰을 형성하는 공정을 포함하여 구성되는 반도체소자의 제조방법.
2. 청구항 1에 있어서,

   상기 제1 도전성 웰은 N-형 웰이고, 상기 제2 도전성 웰은 P-웰인 것을 특징으로 하는 반도체소자의 제조방법.
3. 청구항 1에 있어서,

   상기 제1 도전성 불순물로는 인(phosporous)을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 청구항 1에 있어서,

   상기 반도체기판의 제1 도전성 웰과 상기 제1 도전성 웰내에 제2 도전성 웰이 형성될 영역내의 이온주입은 제1 도전성 불순물을 약 1~1.6Mev와, 약 70~90Kev의 이온 주입에너지로 이온주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 제조바업.
5. 청구항 1에 있어서,

   상기 제2 도전성 웰이 형성될 영역을 제외한 상기 제1 도전성 웰 영역내의 이온 주입은 약 500~600Mev와, 약 200~300Kev의 가속전압으로 각각 이온 주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 청구항 1에 있어서,

   상기 제1 도전성 불순물로는 보론(Boron)을 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 청구항 1에 있어서,

   상기 제1 도전성 웰내의 제2 도전성웰이 형성될 영역과 상기 제1 도전성 웰 영역을 제외한 상기 반도체기판내의 이온주입은 약 500~600Mev와, 약 200~300Kev, 100~120Kev의 가속전압으로 각각 이온 주입하는 것을 특징으로 하는 것을 특징으로하는 반도체소자의 제조방법.
8. 청구항 1에 있어서,

   상기 제1 도전성 웰내의 제2 도전성 웰이 형성될 영역과 상기 제1 도전성 웰 영역을 제외한 상기 반도체기판내에 이온주입한 다음 제2 도전성 불순물을 약 20~30Kev의 가속전압으로 이온 주입하는 공정을 더 추가하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. 청구항 8에 있어서,

   상기 제2 도전성 불순물로는 B 또는 BF₂중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
10. 청구항 8에 있어서,

    불순물을 활성화시키기 위한 열공정을 실시하고, 제1 도전성 웰영역에만 제2 도전성 불순물을 이온주입하는 공정을 더 추가하는 공정을 것을 특징으로 하는 반도체소자의 제조방법.
11. 청구항 9에 있어서,

    상기 이온주입은 문턱 전압을 조절하기 위해 실시하는 것을 특징으로 하는 반도체소자의 제조방법.