KR100263909B1 - 반도체 집적회로의 다중 웰 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 다중 웰 형성방법에 관한 것으로, 제1 도전형의 반도체기판의 소정영역에 제1 사진공정을 이용하여 제1 도전형의 포켓 웰 영역 및 포켓 웰 영역 아래에 제2 도전형의 제1 깊은 웰 영역을 자기정렬 방식으로 형성한다. 포켓 웰 영역 주변의 반도체기판의 소정영역에 제2 사진공정을 이용하여 선택적으로 제1 도전형의 주변 웰 영역을 형성한다. 제3 사진공정을 이용하여 포켓 웰 영역 및 제1 도전형의 주변 웰 영역을 덮는 이온주입 마스크를 형성하고, 제3 사진공정에 의해 형성된 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 주변 웰 영역 및 제2 주변 웰 영역 아래에 제2 도전형의 제2 깊은 웰 영역을 자기정렬 방식으로 형성한다.

Description

반도체 집적회로의 다중 웰 형성방법
본 발명은 반도체 집적회로의 웰 형성방법에 관한 것으로, 특히 다중 웰(multiple well) 형성방법에 관한 것이다.
저전력 반도체 집적회로는 모스 트랜지스터들로 구성된다. 모스 트랜지스터는 NMOS 트랜지스터와 PMOS 트랜지스터로 분류되며, 이들 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성되는 CMOS 회로는 현재까지 알려진 집적회로중에서 전력소모가 가장 낮은 특징을 갖고 있다. 따라서, 하나의 반도체 집적회로에 CMOS 회로가 채택되는 경우에 NMOS 트랜지스터 및 PMOS 트랜지스터가 함께 형성된다. NMOS 트랜지스터는 P웰 영역에 형성되고, PMOS 트랜지스터는 N웰 영역에 형성된다. 반도체 집적회로를 구성하는 복수의 NMOS 트랜지스터들, 예컨대 두 개의 NMOS 트랜지스터들에 각각 서로 다른 백 바이어스(back bias)가 인가되어야 하는 경우에는 상기 두 개의 NMOS 트랜지스터들은 각각 서로 격리된 P웰 영역들에 형성되어야 한다. 이때, 반도체 기판이 p형인 경우에 상기 각각의 P웰 영역은 반도체기판을 통하여 서로 전기적으로 연결된다. 따라서, 상기 두 개의 P웰 영역중 적어도 하나는 반도체기판과 다른 도전형의 웰 영역, 예컨대 N웰 영역에 의해 둘러싸여지도록 형성하여야 한다. 상기한 바와 같이, p형 반도체기판에 N웰 영역에 의해 둘러싸여진 포켓 P웰 영역, p형 반도체기판에 직접 형성된 P웰 영역, 및 p형 반도체기판에 직접 형성된 N웰 영역을 형성하는 기술을 3중 웰 기술(triple well technology)라 한다.
한편, 상기한 3중 웰 기술에 의해 형성된 포켓 P웰 영역 내에 반도체 기억소자의 셀 어레이 영역을 구성하는 셀 트랜지스터들을 형성하면, 알파입자(alpha particle)에 의한 소프트 에러 발생률(SER; soft error rate)을 감소시킬 수 있는 잇점이 있다. 이에 따라, 최근에 대부분의 고집적 반도체 기억소자에 3중 웰 기술이 널리 채택되고 있다.
도 1 내지 도 4는 종래의 3중 웰 영역을 형성하는 방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 의미한다.
도 1을 참조하면, 반도체기판(1), 예컨대 p형 반도체기판 상에 셀 어레이 영역(a)을 개구시키는 제1 포토레지스트 패턴(3)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(3)을 이온주입 마스크로 사용하여 상기 반도체기판(1)에 n형의 불순물을 주입하는 제1 이온주입 공정(I1)을 실시함으로써, 반도체기판(1)의 표면으로부터 소정의 깊이에 깊은 N웰 영역(5)을 형성한다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(3)을 제거하고, 상기 셀 어레이 영역(a)을 개구시키는 제2 포토레지스트 패턴(7)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(7)에 의해 개구된 영역의 폭은 제1 포토레지스터 패턴(3)에 의해 개구된 영역의 폭보다 좁아야 한다. 상기 제2 포토레지스트 패턴(7)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 표면에 p형의 불순물을 주입하는 제2 이온주입 공정(I2)을 실시함으로써, 상기 깊은 N웰 영역(5) 상부에 포켓 P웰 영역(9)을 형성한다. 상기 포켓 P웰 영역(9)의 폭은 도 2에 도시된 바와 같이 깊은 N웰 영역(5)의 폭보다 좁다. 상기 제2 이온주입 공정(I2)을 실시한 후에, 상기 제2 포토레지스트 패턴(7)을 이온주입 마스크로 사용하여 포켓 P웰 영역(9)의 표면에 셀 트랜지스터의 특성을 최적화시키기 위한 이온주입 공정, 예컨대 문턱전압을 조절하기 위한 이온주입 공정 등을 추가로 실시한다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(7)을 제거하고, 상기 주변회로 영역(b)의 일 부분을 개구시키는 제3 포토레지스트 패턴(11)을 형성한다. 상기 제3 포토레지스트 패턴(11)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 표면에 p형의 불순물을 주입하는 제3 이온주입 공정(I3)을 실시함으로써, 주변회로 영역(b)의 소정영역에 P웰 영역(13)을 형성한다. 상기 P웰 영역(13)은 주변회로의 NMOS 트랜지스터가 형성되는 웰 영역이다. 상기 제3 이온주입 공정(I3)을 실시한 후에, 상기 제3 포토레지스트 패턴(11)을 이온주입 마스크로 사용하여 상기 P웰 영역(13) 표면에 주변회로의 NMOS 트랜지스터의 특성을 최적화시키기 위한 이온주입 공정, 예컨대 문턱전압을 조절하기 위한 이온주입 공정 등을 추가로 실시한다.
도 4를 참조하면, 상기 제3 포토레지스트 패턴(I3)을 제거하고, 상기 포켓 P웰 영역(9) 및 상기 P웰 영역(13)을 덮는 제4 포토레지스트 패턴(15)을 형성한다. 상기 제4 포토레지스트 패턴(15)을 이온주입 마스크로 사용하여 상기 반도체기판(1) 표면에 n형 불순물을 주입하는 제4 이온주입 공정(I4)을 실시함으로써, 주변회로 영역(b)에 N웰 영역(17)을 형성한다. 이어서, 상기 반도체기판을 열처리하여 각각의 이온주입 영역 내에 주입된 불순물들을 활성화시킨다. 상기 N웰 영역(17)은 도 4에 도시된 바와 같이 셀 어레이 영역(a)에 형성된 깊은 N웰 영역(5)의 가장자리와 연결된다. 이에 따라, 상기 포켓 P웰 영역(9)은 깊은 N웰 영역(5) 및 주변회로 영역(b)의 N웰 영역(17)에 의해 반도체기판(1)과 완전히 격리된다.
상술한 바와 같이 종래의 기술에 의하면, 3중 웰을 형성하기 위하여 4회의 사진공정이 요구된다. 또한, 깊은 N웰 영역을 한정하기 위한 제1 포토레지스트 패턴과 포켓 P웰 영역을 한정하기 위한 제2 포토레지스트 패턴 사이에 오정렬이 발생할 경우 포켓 P웰 영역이 반도체기판으로부터 완전히 격리되지 않을 수 있다. 따라서, 상기 오정렬에 대한 공정 여유도를 증가시키기 위해서는 웰 디자인 룰을 증가시켜야 한다. 그러나, 웰 디자인 룰이 증가하면, 반도체소자의 집적도를 증가시키기가 어려운 문제점이 있다.
본 발명의 목적은 사진공정 횟수를 감소시키어 공정을 단순화시킴은 물론, 웰 디자인 룰을 감소시킬 수 있는 반도체소자의 다중 웰 형성방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 다중 웰 형성방법을 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명에 따른 다중 웰 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 제1 도전형, 예컨대 P형 반도체기판 상에 상기 반도체기판의 소정영역을 개구시키는 제1 이온주입 마스크를 형성한다. 상기 제1 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형, 예컨대 N형의 불순물을 주입하는 제1 이온주입 공정을 실시함으로써, 반도체기판의 표면으로부터 소정의 깊이에 제2 도전형의 제1 깊은 웰 영역을 형성한다. 이어서, 상기 제1 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 주입하는 제2 이온주입 공정을 실시함으로써, 상기 제1 깊은 웰 영역 상에 제2 도전형의 포켓 웰(pocket well) 영역을 형성한다. 여기서, 상기 제1 이온주입 공정 및 상기 제2 이온주입 공정은 서로 순서를 바꾸어 실시할 수도 있다. 상기 제1 이온주입 마스크를 제거하고, 상기 포켓 웰 영역 주변의 반도체기판의 소정영역을 개구시키는 제2 이온주입 마스크를 형성한다. 상기 제2 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 주입하는 제3 이온주입 공정을 실시함으로써, 제1 도전형의 주변 웰 영역을 형성한다. 바람직하게는, 상기 제2 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 상기 제3 이온주입 공정보다 높은 에너지로 주입함으로써, 상기 제1 도전형의 주변 웰 영역 아래에 제1 도전형의 깊은 웰 영역을 추가로 형성한다. 상기 제2 이온주입 마스크를 제거하고, 상기 포켓 웰 영역 및 상기 제1 도전형의 주변 웰 영역을 덮는 제3 이온주입 마스크를 형성한다. 상기 제3 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 불순물을 주입하는 제4 이온주입 공정을 실시함으로써, 제2 도전형의 주변 웰 영역을 형성한다. 이어서, 상기 제3 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 불순물을 상기 제4 이온주입 공정보다 높은 에너지로 주입하는 제5 이온주입 공정을 실시함으로써, 상기 제2 도전형의 주변 웰 영역 아래에 제2 도전형의 제2 깊은 웰 영역을 형성한다. 상기 제4 이온주입 공정 및 상기 제5 이온주입 공정은 서로 순서를 바꾸어 실시할 수도 있다. 상기 제2 깊은 웰 영역 및 제1 깊은 웰 영역은 동일한 깊이로 형성하여 제1 도전형의 포켓 웰 영역이 제2 도전형의 주변 웰 영역, 제1 깊은 웰 영역, 및 제2 깊은 웰 영역에 의해 반도체기판으로부터 완전히 격리시키는 것이 바람직하다. 이어서, 상기 결과물을 열처리하여 각 웰 영역에 주입된 불순물들을 확산시킨다. 상기한 제1 내지 제3 이온주입 마스크는 포토레지스트 패턴으로 형성하는 것이 바람직하다.
본 발명에 의하면, 3회의 사진공정을 사용하여 3중 웰 영역을 형성할 수 있다. 이에 따라, 종래의 기술에 비하여 사진공정 회수를 감소시킬 수 있으므로 반도체소자의 제조공정을 단순화시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 5 내지 도 7은 본 발명의 실시예에 따른 다중 웰 형성방법을 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 반도체 기억소자의 셀 어레이 영역 및 주변회로 영역을 나타낸다. 그러나, 본 발명은 반도체 기억소자에 한정되지 않고 모스 트랜지스터를 사용하는 모든 반도체 집적회로에 적용하는 것이 가능하다.
도 5를 참조하면, 제1 도전형의 반도체기판(21), 예컨대 P형 반도체기판 상에 상기 반도체기판의 소정영역, 즉 셀 어레이 영역(a)을 노출시키는 제1 이온주입 마스크(23)를 형성한다. 상기 제1 이온주입 마스크는 포토레지스트 패턴으로 형성하는 것이 바람직하다. 상기 제1 이온주입 마스크에 의해 개구된 반도체기판(21)에 제1 도전형의 불순물, 예컨대 붕소(B) 이온을 500KeV의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하여 제1 도전형의 포켓 웰 영역(25)을 형성한다. 또한, 상기 제1 이온주입 마스크에 의해 개구된 반도체기판(21)에 제2 도전형의 불순물, 즉 N형의 불순물에 해당하는 인(P) 이온을 1.2MeV의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하여 상기 포켓 웰 영역 아래에 프로젝션 범위(Rp; projection range)를 갖는 제2 도전형의 제1 깊은 웰 영역(27)을 형성한다. 여기서, 상기 포켓 웰 영역(25)은 상기 제1 깊은 웰 영역(27)을 형성한 후에 형성할 수도 있다. 이어서, 상기 제1 이온주입 마스크(23)에 의해 개구된 반도체기판 표면, 즉 상기 포켓 웰 영역(25) 표면에 모스 트랜지스터의 채널 프로파일을 최적화시키기 위하여 얕은 이온주입 공정(shallow ion implantation process)을 추가로 실시하는 것이 바람직하다.
도 6을 참조하면, 상기 제1 이온주입 마스크(23)를 제거하고, 상기 반도체기판(21) 상에 포토레지스트 패턴으로 이루어진 제2 이온주입 마스크(29)를 형성한다. 상기 제2 이온주입 마스크(29)는 주변회로 영역(b)의 소정영역을 개구시킨다. 상기 제2 이온주입 마스크(29)에 의해 개구된 반도체기판(21)에 제1 도전형의 불순물, 예컨대 붕소(B) 이온을 700KeV의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하여 제1 도전형의 주변 웰 영역(31)을 형성한다. 이때, 상기 제1 도전형의 주변 웰 영역(31)을 형성하기 위한 이온주입 에너지는 상기 포켓 웰 영역(25)을 형성하기 위한 이온주입 에너지와 동일할 수도 있다. 또한, 상기 제2 이온주입 마스크(29)에 의해 개구된 반도체기판에 제1 도전형의 불순물, 예컨대 붕소(B) 이온을 약 1.0MeV의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하여 상기 제1 도전형의 주변 웰 영역(31) 아래에 제1 도전형의 깊은 웰 영역(32)을 추가로 형성할 수도 있다. 상기 제1 도전형의 깊은 웰 영역(32)을 형성하는 이유는 후속 공정에서 상기 제1 도전형의 주변 웰 영역(31) 양 옆에 형성되는 제2 도전형의 주변 웰 영역들 사이에 펀치쓰루(punch-through) 현상이 발생하는 것을 방지하기 위함이다. 따라서, 상기 제1 도전형의 깊은 웰 영역(32)은 상기 제1 도전형의 주변 웰 영역(31)보다 높은 농도를 갖도록 형성할 수도 있다. 또한, 상기 제2 이온주입 마스크(29)에 의해 개구된 반도체기판 표면, 즉 제1 도전형의 주변 웰 영역(31) 표면에 모스 트랜지스터의 채널 프로파일을 최적화시키기 위하여 얕은 이온주입 공정을 추가로 실시하는 것이 바람직하다.
도 7을 참조하면, 상기 제2 이온주입 마스크(29)를 제거하고, 상기 포켓 웰 영역(25) 및 상기 제1 도전형의 주변 웰 영역(31)을 덮는 제3 이온주입 마스크(33)를 형성한다. 상기 제3 이온주입 마스크(33)는 포토레지스트 패턴으로 형성하는 것이 바람직하다. 상기 제3 이온주입 마스크(33)에 의해 개구된 반도체기판(21)에 제2 도전형의 불순물, 즉 N형의 불순물에 해당하는 인(P) 이온을 주입하여 제2 도전형의 주변 웰 영역(35)을 형성한다. 바람직하게는, 상기 제2 도전형의 주변 웰 영역(35)은 인(P) 이온을 약 800KeV 정도의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하여 형성함으로써, 포켓 웰 영역(25)과 동일한 깊이로 형성한다. 또한, 상기 제3 이온주입 마스크(33)에 의해 개구된 반도체기판(21)에 제2 도전형의 불순물, 즉 N형 불순물인 인(P) 이온을 깊게 주입하여 상기 제2 도전형의 주변 웰 영역(35) 아래에 제2 도전형의 제2 깊은 웰 영역(37)을 형성한다. 상기 제2 도전형의 제2 깊은 웰 영역(37)은 상기 제1 깊은 웰 영역(27)과 동일한 깊이로 형성하는 것이 바람직하다. 구체적으로, 상기 제2 깊은 웰 영역(37)은 인(P) 이온을 약 1.2MeV의 에너지와 1.0×1013ion atoms/㎠의 도우즈로 주입하는 것이 바람직하다. 상기 제2 깊은 웰 영역(37)은 제2 도전형의 주변 웰 영역(35)보다 높은 농도를 갖도록 형성할 수도 있다. 이와 같이 제2 깊은 웰 영역(37)의 농도가 제2 도전형의 주변 웰 영역(35)의 농도보다 높으면, 주변회로 영역(b)에 형성되는 제2 도전형의 웰 영역(35, 37)은 리트로그레이드(retrograde) 웰의 농도 프로파일을 보인다. 이에 따라, 주변회로 영역(b)에 형성되는 CMOS 회로의 래치업(latch-up) 특성을 개선시킬 수 있다. 이어서, 도 5 내지 도 6에서 설명한 각 웰 영역, 즉 포켓 웰 영역(25), 제1 깊은 웰 영역(27), 제1 도전형의 주변 웰 영역(31), 제2 도전형의 주변 웰 영역(35), 및 제2 깊은 웰 영역(37)이 형성된 반도체기판을 열처리하여 각 웰 영역의 불순물들을 확산시킨다. 상기 열처리는 후속되는 공정, 예컨대 모스 트랜지스터의 게이트 산화막을 형성하는 열산화공정 등을 통하여 실시하거나, 별도의 열처리 공정을 통하여 실시할 수도 있다. 상기 별도의 열처리 공정은 약 850℃의 온도와 질소 분위기에서 약 150분 동안 실시하는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 본 발명은 N형 반도체기판에 P형의 제1 깊은 웰 영역, P형의 제2 깊은 웰 영역, 및 P형의 주변 웰 영역에 의해 둘러싸여진 N형의 포켓 웰 영역을 형성하는 방법에 적용되는 것이 가능하다.
상술한 바와 같이 본 발명의 실시예에 따르면, 3회의 사진공정만으로 제2 도전형의 제1 깊은 웰 영역(27), 제2 도전형의 제2 깊은 웰 영역(37) 및 제2 도전형의 주변 웰 영역(35)에 의해 완전히 둘러싸여지는 제1 도전형의 포켓 웰 영역(25)을 형성할 수 있다. 따라서, 제1 도전형의 포켓 웰 영역(25)과 제1 도전형의 주변 웰 영역(31)을 서로 완전히 격리시킬 수 있다. 결과적으로, 후속공정에서 제1 도전형의 포켓 웰 영역(25)에 형성되는 모스 트랜지스터 및 제1 도전형의 주변 웰 영역(31)에 형성되는 모스 트랜지스터에 각각 서로 다른 백 바이어스를 인가할 수 있다. 이에 따라, 고성능 반도체 집적회로를 구현하는 데 있어서 제조공정을 단순화시킬 수 있다. 또한, 제1 도전형의 깊은 웰 영역(32)을 형성함으로써, 제1 도전형의 주변 웰 영역(31)의 양 옆에 형성되는 제2 도전형의 주변 웰 영역(35)들 사이에 서로 펀치쓰루 현상이 발생하는 것을 억제시킬 수 있다. 이에 따라, 주변회로 영역(b)에 서로 다른 백 바이어스를 인가할 수 있는 여러 종류의 모스 트랜지스터를 구현할 수 있다.

Claims (12)

  1. 제1 도전형의 반도체기판 상에 상기 반도체기판의 소정영역을 개구시키는 제1 이온주입 마스크를 형성하는 단계;
    상기 제1 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 이온주입하여 제1 도전형의 포켓 웰 영역을 형성하는 단계;
    상기 제1 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 불순물을 이온주입하여 상기 포켓 웰 영역 아래에 제2 도전형의 제1 깊은 웰 영역(first deep well region)을 형성하는 단계;
    상기 제1 이온주입 마스크를 제거하는 단계;
    상기 포켓 웰 영역 주변의 반도체기판의 소정영역을 개구시키는 제2 이온주입 마스크를 형성하는 단계;
    상기 제2 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 주입하여 제1 도전형의 주변 웰 영역을 형성하는 단계;
    상기 제2 이온주입 마스크를 제거하는 단계;
    상기 포켓 웰 영역 및 상기 제1 도전형의 주변 웰 영역을 덮는 제3 이온주입 마스크를 형성하는 단계;
    상기 제3 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 불순물을 주입하여 제2 도전형의 주변 웰 영역을 형성하는 단계; 및
    상기 제3 이온주입 마스크에 의해 개구된 반도체기판에 제2 도전형의 불순물을 주입하여 상기 제2 도전형의 주변 웰 영역 아래에 제2 도전형의 제2 깊은 웰 영역을 형성하는 단계를 포함하는 반도체소자의 다중 웰 형성방법.
  2. 제1항에 있어서, 상기 포켓 웰 영역, 상기 제1 깊은 웰 영역, 상기 제1 도전형의 주변 웰 영역, 상기 제2 도전형의 주변 웰 영역, 및 상기 제2 깊은 웰 영역이 형성된 반도체기판을 열처리하여 각 웰 영역의 불순물을 확산시키는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  3. 제1항에 있어서, 상기 제1 내지 제3 이온주입 마스크는 포토레지스트 패턴인 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  4. 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형인 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  5. 제1항에 있어서, 상기 제1 도전형 및 상기 제2 도전형은 각각 N형 및 P형인 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  6. 제1항에 있어서, 상기 제1 도전형의 주변 웰 영역 및 상기 포켓 웰 영역은 동일한 깊이로 형성하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  7. 제1항에 있어서, 상기 제1 도전형의 주변 웰 영역은 상기 포켓 웰 영역보다 깊게 형성하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  8. 제1항에 있어서, 상기 제2 깊은 웰 영역은 상기 제1 깊은 웰 영역과 동일한 깊이로 형성하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  9. 제1항에 있어서, 상기 포켓 웰 영역 및 상기 제2 도전형의 주변 웰 영역은 동일한 깊이로 형성하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  10. 제1항에 있어서, 상기 제2 이온주입 마스크에 의해 개구된 반도체기판에 제1 도전형의 불순물을 주입함으로써, 상기 제1 도전형의 주변 웰 영역 아래에 제1 도전형의 깊은 웰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  11. 제1항에 있어서, 상기 제1 이온주입 마스크에 의해 개구된 반도체기판 표면에 모스 트랜지스터의 채널 프로파일을 조절하기 위한 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
  12. 제1항에 있어서, 상기 제2 이온주입 마스크에 의해 개구된 반도체기판 표면에 모스 트랜지스터의 채널 프로파일을 조절하기 위한 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 다중 웰 형성방법.
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