KR20030096667A - 반도체 메모리 장치의 정션 캐패시터 형성방법 및 그 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 정션 캐패시터 형성 방법 및 그 구조에 관한 것이다. 본 발명에서는, 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 있는 도트 형태의 감광막 패턴을 이용하여 정션 캐패시터 형성을 위한 요철 형태의 딥 엔웰을 형성한다. 상기 딥 엔웰이 요철 형태를 가짐으로 인해 내부 피웰과의 접촉 면적이 증가되어, 결과적으로 딥 엔웰과 내부 피웰의 접합면에 생성되는 정션 캐패시터의 용량이 월등히 증가된다. 그리고, 정션 캐패시터가 증가됨에 따라 파워 라인의 전압 변동이 개선된다.

Description

반도체 메모리 장치의 정션 캐패시터 형성 방법 및 그 구조{method for forming junction capacitor in semiconductor memory device and thereof structure}

본 발명은 반도체 메모리 장치의 정션 캐패시터 형성 방법 및 그 구조에 관한 것으로, 특히 캐패시턴스를 보다 증가시킬 수 있는 정션 캐패시터의 형성 방법 및 그 구조에 관한 것이다.

반도체 메모리 장치가 고집적화됨에 따라, 반도체 장치를 구성하는 트랜지스터 소자의 면적 또한 축소되고 있다. 특히, 컴퓨터의 메인 메모리 소자로 사용되는 디램(Dynamin Random Access Memory)는 타 메모리 소자에 비해 보다 빠른 속도로 고집적화되고 있는 추세이다. 일반적으로, 반도체 소자의 집적도가 증가함에 따라 디자인룰이 감소되어 각 단위공정이 어려워지고, 트랜지스터의 유효채널 길이가 짧아지게 되어 펀치스루우 현상이 심화되는등의 단채널 효과가 유발되기도 한다.

한편, 트랜지스터의 채널 길이가 짧아짐에 따라 공급되는 동작 전압이 낮아져야 하나, 현재 사용되고 있는 많은 제품들이 외부 전압은 그대로 유지하고 내부 전압을 낮추는 것이 요구되고 있다. 따라서, 본 분야에서는 높은 외부 전압을 낮은 내부 전압으로 변환시키는 내부 전압 변환기(Internal Voltage Converter:IVC)를 사용하고 있다. 그러나, 상기 내부 전압 변환기는 트랜지스터의 액티브 상태에서뿐만 아니라 스탠바이 상태에서도 계속 작동되어 누설 전류가 발생된다.

한편, 상기 내부 전압 변환기는 대부분 파워 라인에 연결되어 있으므로 전압 변동이 심하게 이루어지게 되므로, 이러한 전압 변동을 최소화하기 위하여 상기 파워 라인에 파워 캐패시터를 형성하게 된다. 그러나, 반도체 메모리 장치의 집적도가 증가됨에 따라 파워 라인이 길어져 전압 변동 요인이 증가되고, 이로 인해 캐패시터의 용량, 즉 캐패시턴스의 증가가 요구되어진다. 통상적으로, 상기 파워 캐패시터에는 모오스(MOS) 캐패시터와 웰(Well)영역의 정션(junction) 캐패시터가 적용된다. 여기서, 상기 모오스 캐패시터는 반도체 기판 상부, 보다 상세하게는 트랜지스터로 이용되는 회로와 동일 선상에 형성되므로 형성 공정이 효율적이기는 하나, 전체 칩 사이즈가 증가되는 단점이 있다. 반면에, 상기 정션 캐패시터는 반도체 기판 하부에 형성되므로 칩 면적을 증가시키지 않는 장점이 있으며, 충분히 큰 면적으로 형성하는 것이 가능하다.

도 1a 내지 도 1d는 종래 방법에 따른 반도체 장치의 정션 캐패시터 형성 방법을 나타내는 단면도들이다.

도 1a를 참조하면, 예컨대 피형의 반도체 기판(10)에 소자분리막(12)을 형성하여 트랜지스터가 형성되는 활성 영역 및 비활성 영역을 구분한다. 상기 반도체 기판(10) 상부에 감광막을 형성한 뒤, 노광 및 현상 공정을 실시하여 딥 엔웰 영역을 형성하기 위한 제1이온주입 마스크(14)로 패터닝한다. 그리고 나서, 상기 제1이온주입 마스크(14)를 이용하여 상기 반도체 기판(10) 내부에 불순물을 주입하여 딥 엔웰(16)을 형성한다. 이때, 상기 딥 엔웰(16)은 엔형의 불순물을 주입하여 형성한다. 보다 바람직하게는, 엔형 불순물인 인(Phosphorus:P)을 1.2MeV의 에너지와 2??3E13의 도즈(dose)로 주입하여 상기 딥 웰 영역(16)을 형성한다. 그리고, 상기 조건에 따라 인(P)을 주입할 경우, 인(P) 이온이 반도체 기판 내부로 주입된 깊이 Rp(Range of Pick)는 1.2??1.5um이며, 그 농도는 5E17??5E18를 나타낸다.

도 1b를 참조하면, 상기 딥 엔웰(16)이 형성되어 있는 반도체 기판(10)에 제2이온주입 마스크(18)를 형성한다. 그리고, 상기 제2이온주입 마스크(18)를 이용하여 반도체 기판(10) 내부에 엔웰(20)을 형성한다. 이때, 상기 엔웰(20)은 보다 하부에 형성되어 있는 딥 엔웰(16)과 접하도록 형성한다.

도 1c를 참조하면, 상기 엔웰(20)이 형성되어 있는 반도체 기판(10)에 감광막을 형성한 뒤, 이를 패터닝하여 제3이온주입 마스크(22)를 형성한다. 그리고 나서, 상기 결과물에 불순물 주입공정을 실시하여 상기 엔웰(20)과 접하는 피웰(24a, 24b)을 형성한다. 이때, 피웰은 그 형태에 따라 내부 피웰과 외부 피웰로 구분할 수 있는데, 상기 딥 엔웰(16)로 인해 반도체 기판(10)과 분리되는 상기 피웰(24a)을 내부 피웰이라 명명한다.

도 1d를 참조하면, 상기 결과물에 트랜지스터의 게이트 전극(26)을 형성한다. 그리고, 상기 게이트 전극(26)을 자기정렬된 이온주입 마스크로 이용하여 트랜지스터의 소오스 및 드레인으로 기능하는 불순물 확산영역(28)을 형성한다.

상기 딥 엔웰(16)과 피웰(24a)은 물리적 성질이 서로 다른 영역으로서, 상기 두 영역이 접한 영역은 통상의 IVC 회로와 연결되는 파워 라인의 정션 캐패시터가 된다. 그러나, 반도체 메모리 장치의 집적도가 점차 증가됨에 따라, 캐패시턴스를 증가시킬 수 있는 보다 넓은 면적의 정션 캐패시터가 요구되고 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 정션 캐패시터 형성 방법 및 그 구조를 제공함에 있다.

본 발명의 다른 목적은, 캐패시턴스를 보다 증가시킬 수 있는 반도체 메모리장치의 정션 캐패시터 형성 방법 및 그 구조를 제공함에 있다.

상기한 목적을 달성하기 위하여 본 발명에서는, 피형의 불순물이 도핑되어 있는 피형 반도체 기판에, 딥 엔웰이 형성되어질 기판 영역을 정의하는 제1마스크 패턴(104)을 형성하고, 딥 임플란트 에너지를 완화시키는 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 도트 형태를 이루고 있는 제2마스크 패턴을 상기 제1마스크 패턴 사이에 형성하는 단계와; 상기 제1마스크 패턴 및 제2마스크 패턴이 형성되어 있는 반도체 기판에 엔형 불순물을 딥 임플란트 하여, 상기 제2마스크 패턴에 따른 요철 형태의 딥 엔웰 영역을 형성하는 단계와; 상기 딥 엔웰 영역과 접하는 내부 피웰을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 정션 캐패시터 형성 방법을 제공한다.

또한, 상기한 목적을 달성하기 위하여 본 발명에서는, 피형 불순물을 이온주입 하여 형성된 내부 피웰 영역과; 상기 내부 피웰 영역과 접해 있으며, 딥 임플란트 에너지를 완화시키기 위한 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 있는 도트 형태의 마스크 패턴을 통해 형성된 요철 형태의 딥 엔웰 영역으로 이루어진 반도체 메모리 장치의 정션 캐패시터 구조를 제공한다.

도 1a 내지 도 1d는 종래 방법에 따른 반도체 장치의 정션 캐패시터 형성 방법을 나타내는 단면도들이다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 정션 캐패시터 형성 방법을 나타내는 단면도들이다.

도 3은 본 발명의 실시예에 따라 형성된 정션 캐패시터 영역의 도핑 프로파일을 나타내는 시뮬레이션 결과이다.

도 4는 상기 도 3에 대한 부분 확대 단면도이다.

도 5는 본 발명의 실시예에 따라 형성된 정션 캐패시터 영역에 대한 수평 방향으로의 도핑 분포도이다.

이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 정션 캐패시터 형성 방법이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 층은 동일한 참조부호로서 나타나 있다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치의 정션 캐패시터 형성 방법을 나타내는 단면도들이다.

도 2a를 참조하면, 피형의 불순물이 도핑되어 있는 피형 반도체 기판(100)에 소자분리막(102)을 형성하여 트랜지스터가 형성되는 활성 영역 및 비활성 영역을 구분한다. 상기 반도체 기판(100) 상부에 감광막을 형성한 뒤, 노광 및 현상 공정을 실시하여 딥 엔웰 영역을 형성하기 위한 제1마스크 패턴(104) 및 제2마스크 패턴(106)을 형성한다. 여기서, 상기 제1마스크 패턴(104) 사이에 제2마스크 패턴(106)을 형성하는 것은 본 발명을 구현하기 위한 핵심 공정이다. 먼저, 상기 제1마스크 패턴(104)은 딥 엔웰이 형성되어질 기판 영역을 정의하는 마스크 패턴으로서, 딥 엔웰이 형성되어질 영역 이외의 기판을 커버링한다. 그리고, 상기 제1마스크 패턴(104) 사이에 존재하는 상기 제2마스크 패턴(106)은 본 발명에 따른 딥 엔월의 형태를 결정짓는 마스크 패턴으로서, 도시된 바와 같이 일정 간격으로 늘어서는 도트(dot) 형태로 형성하는 것이 바람직하다.

이때, 딥 엔웰 형성을 위한 통상의 딥 임플란트 에너지가 1.2MeV이고, 딥 엔웰을 형성하는 Rp가 1.2??1.5um인 점을 감안하여, 상기 제2마스크 패턴(106)의 두께는 3um로 하고, 폭은 0.5??1.0um로 형성한다. 그리고, 인접한 제2마스크 패턴(106)간의 간격은 3.0um를 유지하도록 형성한다. 그리고, 상기 제1마스크 패턴(104)은 이온주입을 블록킹 할 수 있는 충분한 두께로 형성한다.

계속해서, 상기 제1감광막 패턴(104) 및 제2감광막 패턴(106)이 형성되어 있는 반도체 기판(100)에 엔형 불순물인 인(P)를 이용한 딥 임플란트 공정(108)을 실시한다. 그 결과, 상기 도트 형태로 분포되어 있는 제2감광막 패턴(106)으로 인해 반도체 기판(100) 내부에는 Rp가 서로 다른 두 개층(110a,110b)의 딥 엔월(110)이 형성된다. 즉, 제2감광막 패턴(106)이 형성되어 있지 않은 반도체 기판으로는 1.2MeV의 에너지의 불순물 이온이 그대로 주입되어 대략 Rp 1.2??1.5um의 영역에 제1딥 엔웰(110a)이 형성된다. 그러나, 제2감광막 패턴(106)은 딥 임플란트를 완화시키는 버퍼막으로서 기능하여, 도시된 바와 같이 상기 제1딥 엔웰(110a)에 비해 보다 상부 영역에 제2딥 엔웰(110b)을 형성시킨다.

이하, 후속의 엔웰/피웰 형성 공정, 게이트 전극 및 확산영역 형성 공정은 종래의 공정 순서를 따라 진행된다. 즉, 도 2b를 참조하면, 상기 딥 엔웰(110)이 형성되어 있는 반도체 기판(100)에 제3감광막 패턴(112)을 형성하고, 엔형의 불순물을 이온주입하여 엔웰(114)을 형성한다. 이때, 상기 엔웰(114)은 보다 하부에 형성되어 있는 딥 엔웰(110)과 접하도록 형성한다.

도 2c를 참조하면, 상기 엔웰(114)이 형성되어 있는 반도체 기판(100)에 제4감광막 패턴(116)를 형성한 뒤, 피형의 불순물을 이온주입하여 상기 엔웰(114) 사이에 피웰(118a, 118b)을 형성한다.

도 2d를 참조하면, 상기 반도체 기판(100)에 어닐링 공정을 실시한다. 그 결과, Rp가 서로 다른 두 개층(110a,110b)의 딥 엔월(110)이 확장되어, 도시되어 있는 것과 같은 요철 형태의 딥 엔웰(111)이 완성된다. 그리고 나서, 게이트 산화막, 폴리실리콘, 실리사이드 및 절연물 스페이서로 구성되는 게이트 전극(120)을 형성한 뒤, 상기 게이트 전극(120)의 양측 하부면에 소오스 및 드레인으로 기능하는 불순물 확산영역(122)을 형성한다.

이와 같이, 딥 엔웰 영역을 울퉁불퉁한 요철 형태로 형성할 경우, 내부 피웰과의 접촉 면적은 종래 평평한 판 구조의 딥 엔웰 영역과 비교해 볼때 획기적으로 증가된다. 이처럼 딥 엔웰 영역과 내부 피웰간의 접촉 면적이 증가된다는 것은 딥 엔웰 영역과 내부 피웰의 접합면에 생성되는 캐패시터의 용량이 증가되는 것을 의미하므로, 파워 라인의 전압 변동을 최소화할 수 있게 된다.

도 3은 상기 딥 엔웰(111)에 의한 정션 캐패시터 영역의 도핑 프로파일을 나타내는 시뮬레이션 결과이다. 그리고, 도 4는 상기 도 3에 대한 부분 확대 단면도이며, 도 5는 상기 정션 캐패시터 영역의 수평 방향으로의 도핑 농도를 나타내는 도핑 농도 분포도이다. 도 4의 검게 표시된 영역(참조부호 "A")은 본 발명에 따라 형성된 딥 엔웰 영역으로서, 피웰과 접하는 영역이 굴곡을 띄고 있음을 알 수 있다. 그리고, 도 5를 참조하면, 정션 캐패시터가 형성되는 영역의 불순물 도핑 농도가 명확한 요철 형태를 나타내고 있음을 알 수 있다. 이와 같이, 요철 형태로 딥 엔웰을 형성할 경우, 판 구조로 딥 엔웰을 형성하는 것에 비해 약 30??100%의 정션 캐패시턴스 증가효과를 얻을 수 있게 된다.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 공정들의 순서 및 막 재질 또는 형상을 변경할 수 있음은 물론이다.

상기한 바와 같이 본 발명에서는, 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 있는 도트 형태의 감광막 패턴을 이용하여 정션 캐패시터 형성을 위한 딥 엔월을 요철 형태로 형성함으로써, 내부 피웰과의 접촉 면적을 증가시킨다. 그 결과, 상기 딥 엔웰 영역과 내부 피웰의 접합면에 생성되는 정션 캐패시터의 용량이 종래에 비해 크게 상승되어 파워 라인의 전압 변동을 최소화시킬 수 있는 효과를 얻을 수 있다.

Claims (4)

1. 반도체 메모리 장치의 정션 캐패시터 형성 방법에 있어서:

   피형의 불순물이 도핑되어 있는 피형 반도체 기판에, 딥 엔웰이 형성되어질 기판 영역을 정의하는 제1마스크 패턴(104)을 형성하고, 딥 임플란트 에너지를 완화시키는 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 도트 형태를 이루고 있는 제2마스크 패턴을 상기 제1마스크 패턴 사이에 형성하는 단계와;

   상기 제1마스크 패턴 및 제2마스크 패턴이 형성되어 있는 반도체 기판에 엔형 불순물을 딥 임플란트 하여, 상기 제2마스크 패턴에 따른 요철 형태의 딥 엔웰 영역을 형성하는 단계와;

   상기 딥 엔웰 영역과 접하는 내부 피웰을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 정션 캐패시터 형성 방법.
2. 제 1항에 있어서, 상기 딥 엔웰은 2??3E13 도즈의 인(P) 이온을 1.2MeV의 에너지로 주입하여 형성함을 특징으로 하는 반도체 메모리 장치의 정션 캐패시터 형성 방법.
3. 제 1항에 있어서, 상기 제2감광막 패턴의 두께는 3um이고, 폭은 0.5??1.0um이고, 패턴간의 간격은 3.0um임을 특징으로 하는 반도체 메모리 장치의 정션 캐패시터 형성 방법.
4. 반도체 메모리 장치의 정션 캐패시터 구조에 있어서:

   피형 불순물을 이온주입 하여 형성된 내부 피웰 영역과;

   상기 내부 피웰 영역과 접해 있으며, 딥 임플란트 에너지를 완화시키기 위한 일정 크기의 다수개의 패턴들이 일정 간격으로 늘어서 있는 도트 형태의 마스크 패턴을 통해 형성된 요철 형태의 딥 엔웰 영역으로 이루어진 반도체 메모리 장치의 정션 캐패시터 구조.