KR20000041401A - 누설전류 감소를 위한 반도체소자의 제조방법 - Google Patents

누설전류 감소를 위한 반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체기판내의 소정영역에 고에너지 이온주입에 의해 깊은 n웰 이온주입영역을 형성하는 단계와, 상기 반도체기판내의 소정영역에 고에너지 이온주입에 의해 프로파일드 n웰을 형성하는 단계, 상기 반도체기판내의 소정영역에 고에너지 이온주입에 의해 프로파일드 p웰을 형성하는 단계, 및 RTP를 이용한 열처리를 행하여 상기 웰영역들을 활성화시키는 단계로 이루어지는 누설전류 감소를 위한 반도체소자의 제조방법을 제공함으로써 공정시간을 대폭 단축시키고 더 깊은 영역으로 마이크로결함등을 이동시킴으로써 표면부근의 불순물농도를 전기로 어닐공정시보다 개선시켜 낮은 누설전류를 갖는 신뢰성 높은 고품질의 반도체소자의 제조를 가능하게 한다.

Description

누설전류 감소를 위한 반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 기존의 고에너지 이온주입에 의해 형성된 삼중 웰 형성시 전기로에 의한 어닐링보다 쓰레딩 전위(threading dislocation)의 길이를 제어하고 마이크로결함등의 결함제거효과가 뛰어날 뿐만 아니라 하향(downward)효과까지 갖춘 RTP(rapid thermal process)를 이용하여 반도체 제조공정중 소자의 취약한 누설전류 특성을 만족시킬 수 있도록 하는 반도체소자의 제조방법에 관한 것이다.
반도체소자의 초고집적화가 급속히 진행되어감에 따라 불순물이나 격자결함들이 극미량이라 할지라도 이것들이 소자 구동영역에 존재할 경우 소자의 전기적 특성을 크게 저하시키기 때문에 반도체 공정중 불순물이나 격자결함들의 생성은 최대한 억제시키거나 또는 공정중에 이를 제거해야만 한다.
도 1a 내지 1f에 종래기술에 의한 반도체소자의 삼중웰 형성방법을 도시하였다.
먼저, 도 1a를 참조하면, 실리콘웨이퍼(1)에 STI(shallow trench isolation)공정을 진행하여 소자분리막(2)을 형성한다.
이어서 도 1b에 나타낸 바와 같이 포토레지스트(3)를 이용하여 깊은 n웰 이온주입 마스크공정을 수행한 후, 고에너지 이온주입기를 사용하여 깊은 n웰 이온주입을 수행하여 깊은 n웰 이온주입영역(4)을 형성한다.
다음에 도 1c에 나타낸 바와 같이 상기 깊은 n웰 영역 형성을 위해 사용되었던 포토레지스트(3)를 제거한 후, 다시 포토레지스트(5)를 이용하여 n웰 이온주입 마스크공정을 행한 다음, 고에너지 이온주입기를 사용하여 중간 n웰 이온주입(6), p채널 필드스톱 이온주입(7)공정을 수행하여 프로파일드(profiled) n웰(8)을 형성한다.
이어서 도 1d에 나타낸 바와 같이 상기 n웰 이온주입 마스크용 포토레지스트(5)를 제거한 다음, 다시 포토레지스트(9)를 이용하여 p웰 이온주입 마스크공정을 실시한 후, 역시 고에너지 이온주입기를 사용하여 p웰 이온주입(10), n채널 필드스톱 이온주입(11) 공정을 수행하여 프로파일 p웰(12)을 형성한다.
다음에 도 1e를 참조하면, 상기 p웰 이온주입 마스크용 포토레지스트(9)를 제거한 후, 형성된 프로파일드 n웰 및 p웰을 전기로(furnace) 열처리과정을 통해 활성화시켜 웰 형성공정을 완료한다.
도 1f은 각 웰에 형성된 트랜지스터를 모식적으로 도시한 것이다. 도 1f에 나타낸 바와 같이 제1p웰영역(13)과 깊은 n웰영역(14)으로 둘러싸인 제2p웰영역(15)등 2개의 p웰과 n웰이 형성된다. 특히 제2p웰(15)에 형성되는 트랜지스터(18)는 제1p웰(13)에 형성되는 트랜지스터(16)와 다른 독립적인 트랜지스터를 형성할 수도 있으며, 깊은 n웰로 둘러싸여 있어 갑자기 유입되는 외부전압이나 노이즈로부터 보호되는 장점이 있다.
그러나 상기 종래의 기술은 각 이온주입조건이 적절하지 않으면 큰 접합누설전류를 유발하기도 하는데, 특히 고에너지 이온주입기를 사용하여 깊은 n웰 이온주입(4)을 수행할때 이용하는31P이온에 의한 손상은 도우즈(dose)가 비교적 낮아 소자특성에는 별 영향을 주지 않을 것으로 알려져 있었으나, 도 2에서 볼 수 있는 바와 같이 변동이 큰 접합누설전류를 유발하는 것으로 보아 Rp(projected range)뿐만 아니라 표면에 이르기까지 많은 마이크로결함을 생성시킴으로써 취약한 누설전류특성을 나타낸다. 따라서 전기로 웰 어닐링을 거치지 않았을 경우에는 위와 같은 결함에 의해 변동이 더욱 큰 접합누설전류를 유발하므로 열공정은 접합누설전류 특성의 개선 측면에서 반드시 진행되어야 할 공정이다. 그러나 전기로를 이용한 어닐링공정만으로는 우수한 접합누설전류 특성을 얻기 힘든 실정이다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 기존의 고에너지 이온주입에 의해 형성된 삼중 웰 형성시 전기로에 의한 어닐링보다 쓰레딩 전위(threading dislocation)의 길이를 제어하고 마이크로결함등의 결함제거효과가 뛰어날 뿐만 아니라 하향(downward)효과까지 갖춘 RTP를 이용하여 반도체 제조공정중 소자의 취약한 누설전류 특성을 만족시킬 수 있도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 반도체기판내의 소정영역에 고에너지 이온주입에 의해 서로 독립된 다른 도전형의 웰영역들을 형성한 후, RTP를 이용한 열처리를 행하여 상기 웰영역들을 활성화시키는 것을 특징으로 한다.
도 1a 내지 1f는 종래기술에 의한 반도체소자의 삼중웰 형성방법을 도시한 공정순서도,
도 2는 전기로 어닐을 행했을 경우와 행하지 않았을 경우의 접합누설전류 특성을 비교하여 나타낸 도면,
도 3는 본 발명에 적용되는 RTP공정의 결함제거효과를 나타낸 도면,
도 4는 본 발명에 적용되는 RTP공정의 하향효과를 나타낸 도면,
도 5a 내지 5f는 본 발명의 일실시예에 의한 반도체소자의 삼중웰 형성방법을 도시한 공정순서도,
도 6은 전기로 어닐과 RTP공정을 사용했을때의 접합 누설전류 특성을 비교한 도면.
*도면의 주요부분에 대한 부호의 설명*
1,51.반도체기판 2,52.소자분리막
3,53,5,55,9,59.포토레지스트 4,54.깊은 n웰 영역
6,56.n웰 이온주입영역 7,57.p채널 필드스톱 이온주입영역
8,58.프로파일드 n웰 10,60.p웰 이온주입영역
11,61.n채널 필드스톱 이온주입영역 12,62.프로파일드 p웰
13,63.제1p웰영역 14,64.n웰 영역
15,65.제2p웰영역 16,17,18,66,67,68.트랜지스터
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
상기한 종래 기술의 문제점은 고에너지 이온주입기를 사용하여 깊은 n웰 이온주입을 수행할때 이용하는31P이온에 의한 손상에 의해 도 2에 나타낸 바와 같이 변동이 큰 접합누설전류 특성을 유발한다는 것이다. 이 문제를 해결하기 위해 본 발명에서는 다음과 같은 기술적 원리를 이용한다. 기존의 고에너지 이온주입에 의해 형성된 삼중 웰 형성시 전기로에 의한 어닐링보다 쓰레딩 전위(threading dislocation)의 길이를 제어하고 마이크로결함등의 결함제거효과가 뛰어날 뿐만 아니라 하향(downward)효과(도 3 및 도 4 참조)까지 있는 RTP를 이용하는 것이다. 전기로 어닐링 대신 RTP를 사용함으로써 공정시간을 대폭 단축시킬 뿐만 아니라 더 깊은 영역으로 마이크로결함등을 이동시킴으로써 표면 부근의 불순물 농도도 전기로 어닐공정보다 개선되어 낮은 누설전류를 갖는 신뢰성 높은 고품질의 소자를 제조할 수 있게 된다.
도 5a 내지 5f에 본 발명의 일실시예에 의한 반도체소자의 삼중웰 형성방법을 도시하였다.
먼저, 도 5a를 참조하면, 실리콘웨이퍼(51)에 STI(shallow trench isolation)공정을 진행하여 소자분리막(52)을 형성한다.
이어서 도 5b에 나타낸 바와 같이 포토레지스트(53)를 이용하여 깊은 n웰 이온주입 마스크공정을 수행한 후, 고에너지 이온주입기를 사용하여 깊은 n웰 이온주입을 수행하여 깊은 n웰 이온주입영역(54)을 형성한다. 상기 깊은 n웰 이온주입시31P이온을 사용하고, 이온주입량은 5X1012ions/cm2- 1X1015ions/cm2, 이온주입 에너지는 0.8-3.0MeV로 하는 것이 바람직하다.
다음에 도 5c에 나타낸 바와 같이 상기 깊은 n웰 영역 형성을 위해 사용되었던 포토레지스트(53)를 제거한 후, 다시 포토레지스트(55)를 이용하여 n웰 이온주입 마스크공정을 행한 다음, 고에너지 이온주입기를 사용하여 중간 n웰 이온주입(56), p채널 필드스톱 이온주입(57)공정을 수행하여 프로파일드(profiled) n웰(58)을 형성한다. 상기 n웰 이온주입공정시31P이온을 사용하고, 이온주입량은 5X1012ions/cm2- 5X1013ions/cm2, 이온주입 에너지는 500keV - 1.0MeV로 하는 것이 바람직하고, p채널 필드스톱 이온주입공정은31P이온을 사용하고, 이온주입량은 5X1011ions/cm2- 1X1013ions/cm2, 이온주입 에너지는 150keV - 300keV로 하는 것이 바람직하다.
이어서 도 5d에 나타낸 바와 같이 상기 n웰 이온주입 마스크용 포토레지스트(55)를 제거한 다음, 다시 포토레지스트(59)를 이용하여 p웰 이온주입 마스크공정을 실시한 후, 역시 고에너지 이온주입기를 사용하여 p웰 이온주입(60), n채널 필드스톱 이온주입(61) 공정을 수행하여 프로파일 p웰(62)을 형성한다. 상기 p웰 이온주입공정시 이온주입량은 1X1013ions/cm2- 5X1013ions/cm2, 이온주입 에너지는 180keV - 300keV로 하는 것이 바람직하고, n채널 필드스톱 이온주입공정은 이온주입량은 5X1011ions/cm2- 1X1013ions/cm2, 이온주입 에너지는 80keV - 100keV로 하는 것이 바람직하다.
다음에 도 5e를 참조하면, 상기 p웰 이온주입 마스크용 포토레지스트(59)를 제거한 후, 형성된 프로파일드 n웰 및 p웰을 RTP 열처리과정을 통해 활성화시켜 웰 형성공정을 완료한다. 상기 RTP공정시 온도는 900-1150℃, 시간은 30초 내지 5분, 열처리시의 승온속도는 30-250℃/초, 열처리시 분위기는 N2, N2의 유량은 1-20slpm, 그리고 냉각시 냉각속도는 20-100℃/초로 하는 것이 바람직하다.
상기 마스크로 사용되는 포토레지스트들은 고에너지 이온주입 전용을 사용하되 밀도가 1-10g/cm3정도로 큰 것을 사용하고 두께는 2.5㎛이상으로 형성하는 것이 바람직하다.
도 5f은 각 웰에 형성된 트랜지스터를 모식적으로 도시한 것이다. 도 5f에 나타낸 바와 같이 제1p웰영역(63)과 깊은 n웰영역(64)으로 둘러싸인 제2p웰영역(65)등 2개의 p웰과 n웰이 형성된다. 제2p웰(15)에 형성되는 트랜지스터(18)는 제1p웰(13)에 형성되는 트랜지스터(16)와 다른 독립적인 트랜지스터를 형성할 수도 있으며, 깊은 n웰로 둘러싸여 있어 갑자기 유입되는 외부전압이나 노이즈로부터 보호되는 장점이 있다. 특히, 웰 이온주입후, 전기로 어닐 대신 RTP공정을 이용함으로써 기존의 고에너지 이온주입에 의해 형성된 쓰레딩 전위의 길이를 제어하고 마이크로결함등의 결함제거효과가 뛰어날 뿐만 아니라(도 3참조) 하향효과(도 4 참조)까지 있어 결함제거효과와 더불어 더 깊은 영역으로 마이크로결함을 이동시킴으로써 표면부근의 불순물농도도 전기로 어닐공정시보다 개선되어 낮은 누설전류를 갖는 신뢰성 높은 고품질의 소자의 제조가 가능하게 된다.
도 6은 전기로 어닐과 RTP공정을 사용했을때의 접합 누설전류 특성을 비교한 것이다. RTP를 사용하였을 경우, 전기로 어닐공정시보다 변동이 거의 없는 신뢰성 높은 고품질의 소자를 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 전기로 어닐대신에 RTP를 사용함으로써 공정시간을 대폭 단축시킬 수 있을 뿐만 아니라 더 깊은 영역으로 마이크로결함등을 이동시킴으로써 표면부근의 불순물농도를 전기로 어닐공정시보다 개선시켜 낮은 누설전류를 갖는 신뢰성 높은 고품질의 반도체소자의 제조가 가능하게 된다.

Claims (6)

  1. 반도체기판내의 소정영역에 고에너지 이온주입에 의해 서로 독립된 다른 도전형의 웰영역들을 형성한 후, RTP를 이용한 열처리를 행하여 상기 웰영역들을 활성화시키는 누설전류 감소를 위한 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 웰영역들은 반도체기판내의 소정영역에 고에너지 이온주입에 의해 깊은 n웰 이온주입영역을 형성하는 단계와;
    상기 반도체기판내의 소정영역에 고에너지 이온주입에 의해 프로파일드 n웰을 형성하는 단계; 및
    상기 반도체기판내의 소정영역에 고에너지 이온주입에 의해 프로파일드 p웰을 형성하는 단계에 의해 형성하는 것을 특징으로 하는 누설전류 감소를 위한 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 RTP공정은 900-1150℃의 온도에서 실시하는 것을 특징으로 하는 누설전류 감소를 위한 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 RTP공정은 30초 내지 5분간 실시하는 것을 특징으로 하는 누설전류 감소를 위한 반도체소자의 제조방법.
  5. 제1항에 있어서,
    상기 RTP공정은 열처리시의 승온속도는 30-250℃/초, 냉각시 냉각속도는 20-100℃/초로 하는 것을 특징으로 하는 누설전류 감소를 위한 반도체소자의 제조방법.
  6. 제1항에 있어서,
    상기 RTP공정은 열처리시 분위기는 N2로 하는 것을 특징으로 하는 누설전류 감소를 위한 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20030096667A (ko) * 2002-06-17 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 정션 캐패시터 형성방법 및 그 구조

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