JP3892604B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3892604B2 JP3892604B2 JP34026598A JP34026598A JP3892604B2 JP 3892604 B2 JP3892604 B2 JP 3892604B2 JP 34026598 A JP34026598 A JP 34026598A JP 34026598 A JP34026598 A JP 34026598A JP 3892604 B2 JP3892604 B2 JP 3892604B2
- Authority
- JP
- Japan
- Prior art keywords
- well layer
- boron
- type well
- oxygen
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、シリコン基板内にゲッタリングサイトとしての酸素析出物が形成された半導体装置に関する。
【0002】
【従来の技術】
半導体装置の高速化、高機能化および高集積化のために、これに用いられる個々の半導体素子の微細化およびその大規模集積化に対する要求は時を追って増大している。しかし、半導体装置を構成する代表的な半導体素子であるMOSFETの微細化を考えた場合、これには様々な困難が伴う。
【0003】
まず、微細化によってチャネル長が縮小すると、それに伴いしきい値電圧が下降する(短チャネル効果)。実際に形成された素子のしきい値電圧が半導体回路の設計時に意図したしきい値電圧と異なると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なう。
【0004】
さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得ることが不可能となる。これは、多数の均一な素子を必要とする半導体回路、例えばDRAM(Dynamic Random Access Memory)の製造にとっては極めて不都合である。
【0005】
短チャネル効果が発生する理由は、チャネル長が短くなることによって、ソースおよびドレイン電極部分での電界の歪みが、チャネル領域にまで影響を与えるようになるからである。この影響はMOSFETの位置する基板領域(ウェル領域)の不純物濃度を高くすることで緩和される。
【0006】
一方、CMOS回路を用いる論理演算素子の場合には、その集積化に伴い、近接したnチャネルMOSFETのソース・ドレインとpチャネルMOSFETのソース・ドレインとの間に電流が貫通してしまうというラッチアップ現象が起こり易くなる。一度ラッチアップ現象が生じると電流が継続して流れるため、回路の機能は損なわれてしまう。
【0007】
このようなラッチアップ現象は、nチャネルMOSFET,pチャネルMOSFETの位置するp型ウェル層およびn型ウェル層中の不純物濃度をそれぞれ高くし、nチャネルMOSFETおよびpチャネルMOSのソース間およびドレイン間の電気的相互作用を遮断することで回避できる。
【0008】
また、半導体装置の集積度が向上するにつれて、放射性物質または宇宙線起因のα線によってシリコン基板中に電子、正孔対が生じ、これらの電荷により回路が誤作動する、ソフトエラーという現象が生じてくる。
【0009】
メモリ機能を持つロジック回路やDRAMでソフトエラーで起こると、pn接合に照射された放射線により、シリコン基板中に多量の電子、正孔対が発生して大電流が流れ、この大電流によって保持電荷の消失などメモリの一時的な情報錯乱が生じる。
【0010】
ソフトエラーは、発生した電子、正孔対を速やかに再結合させることにより抑制できる。再結合の確率を高くするためには、シリコン基板およびウェルの不純物濃度を高くしなければならない。
【0011】
このように半導体装置の高速化、高機能化および高集積化に際しては、単チャネル効果、ソフトエラーを抑制するために、基板およびウェルの不純物濃度を高くしなければならないという要求があった。
【0012】
一方、ULSI用半導体基板としては、通常、チョクラルスキー(CZ)法で形成されたウェハが用いられる。CZ法では、石英坩堝中にシリコンを溶融し、これを引き上げる。
【0013】
しかし、この過程で、石英坩堝から酸素が融液中に溶け込み、シリコン結晶中に過飽和の酸素が混入される。この酸素は、格子間位置に存在し、転位を固着する効果があるので、結晶の機械的強度を高める働きがある。
【0014】
また、この種の酸素は、熱処理に伴い凝集し酸素析出物を形成するため、イントリンシクゲッタリングに利用される。すなわち、酸素析出物は、半導体装置の製造プロセス中に混入した重金属不純物などを捕獲し、有害な不純物を素子領域から排除する、ゲッタリングサイトとして働く。
【0015】
高集積化を達成するために半導体素子を微細化する結果、製造プロセスの高度化、複雑化が進み、重金属などの有害な不純物に汚染される機会は増大する。また、半導体素子の高機能高集積化は、許容される汚染物資濃度を低下させ、極めて微量な汚染物資が問題となる傾向がある。そのため、イントリンシクゲッタリングは半導体素子形成プロセスに不可欠のものである。
【0016】
従来、ウェハに高温の熱処理を施し、基板表面の酸素を外方拡散させ、表面部分には析出物を作らず、基板深部で酸素析出物を形成するという手法が取られていた。
【0017】
イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去するためには、酸素析出物を素子領域の直下近傍に形成する必要があるのに、基板深部に酸素析出物を形成していたのは以下の理由による。
【0018】
すなわち、酸素析出物の形成領域を制御よく調整することは困難であるため、素子領域の直下近傍まで酸素析出物を形成しようとすると、ある確率で酸素析出物が素子領域内にも形成され、この酸素析出物が素子領域内のpn接合の作る空乏層にかかると接合リークを生じ、半導体素子の正常な動作が妨げられるという問題が起こるからである。
【0019】
一方、生産性を高めるために、半導体基板(ウェハ)の大口径化が進行している。しかし、大口径の半導体基板の全面に渡って、一様に酸素析出物を形成させることは困難である。
【0020】
基板中に不均一に酸素析出物が形成されると、ある確率で、酸素析出物が素子領域内にも形成され、これがpn接合の作る空乏層にかかると接合リークを生じ、半導体素子の正常な動作げられるという問題が起こる。
【0021】
特に、我々の詳細な研究の結果、以上述べた接合リークは、pn接合が形成されるウェルの不純物濃度が1×1017cm-3以上の高不純物濃度になると顕著に現れることが分かった。
【0022】
上述したように、単チャネル効果、ソフトエラーを抑制するためには、基板およびウェルの不純物濃度を高くする必要があるので、半導体装置の高速化、高機能化および高集積化が進むほど上述した接合リークの問題は深刻となる。
【0023】
【発明が解決しようとする課題】
上述の如く、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去するためには、酸素析出物を素子領域の直下近傍に形成する必要があったが、素子領域の直下近傍まで酸素析出物を形成しようとすると、接合リークの問題が起こるので、従来は基板深部に酸素析出物を形成していた。そのため、従来は素子形成領域中の汚染物を効果的に除去することはできなかった。
【0024】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、接合リークを招くことなく、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去することのできる半導体装置を提供することにある。
【0025】
【課題を解決するための手段】
[構成]
上記目的を達成するために、本発明(請求項1)に係る半導体装置は、シリコン基板内に形成されたゲッタリングサイトとしての酸素析出物と、前記シリコン基板に形成された半導体素子を構成する、不純物濃度が1×1017cm-3を超えるn型層とp型層によって構成されたpn接合と、このpn接合の接合面から伸びる空乏層の範囲内にある前記n型層内に導入され、かつ濃度が1×1017cm-3を超えるボロンとを備えていることを特徴とする。
【0026】
[作用]
本発明者らは、素子領域内に酸素析出物が形成され、さらにこの酸素析出物が素子領域内のpn接合の作る空乏層にかかると、なぜ接合リークが生じるかを詳細に調べた。
【0027】
その結果、接合リークの原因は、酸素析出物近傍に存在する高濃度の格子間酸素原子数個が熱処理により凝縮し、サーマルドナー(Thermal Donor:TD)といわれる浅いドナー準位を形成し、この浅いドナー準位に「シリコン/酸素析出物」界面を伝わって電子が供給されるために起こることが明らかとなった。
【0028】
TDは二価のドナーで、図8に示す構造をとることが知られている(P. Deak et. al., Phys, Rev. B45 p11612 (1992))。TDの中心部には、酸素原子が取り込まれ、Si−O−O−Siという結合が形成されている。
【0029】
我々の分子軌道法を用いたシミュレーションの結果、シリコン基板中に存在するボロン原子は、酸素原子との結合力が強く、Si−O−O−Siという結合に積極的に取り込まれ、Si−O−B−O−Siという構造を形成し、TDの構造を破壊することが明らかとなった。このとき、ボロンは負に帯電しTDのドナーの性質を消失させる。
【0030】
また、TDの形成時には、格子間シリコンが放出される。格子間シリコンは、格子位置にあるボロン原子を格子間に打ち出し、ボロンの拡散を著しく増大する(N.E.B.Cowern et. at., Phys. Rev. Lett., 65 p2434 (1990) )。
【0031】
そのため、高濃度のn型ウェル層内にn型の性質を打ち消さない範囲で高濃度のボロンを導入すると、素子領域内に酸素析出物が形成された場合においては、その酸素析出物近傍に存在する高濃度の格子間酸素が熱処理により凝縮しTDを形成するにあたって、格子間シリコンが放出され、その周囲のボロン原子が格子間に打ち出されて、ボロンの拡散が促進される。
【0032】
格子間に打ち出されたボロン原子は、Si−O−O−Siという結合に積極的に取り込まれる。このとき、ボロンは負に帯電し、TDのドナーの性質を消失させる。
【0033】
TDのドナーの性質が消失すると、「シリコン/酸素析出物」界面を伝わる電子の導伝帯への出口がふさがれるので、酸素析出物による接合リークは起こらない。一方、p型ウェル層はp型不純物としてボロンを用いて形成すれば、もとよりここでは酸素析出物による接合リークは起こらない。
【0034】
また、ボロンの拡散は、TDを形成するにあたって放出される格子間シリコンにより起こるので、低温でかつTDが形成される近傍でのみ整合的に行われる。したがって、半導体素子製造工程後半の高温熱処理が行えないプロセス中にTDが形成されたとしても、特別の熱処理を必要とせずに酸素析出物による接合リークの抑制を達成できる。
【0035】
また、ボロンは半導体製造工程ですでに使用されているので、その導入は特別の配慮を必要とせず達成できる。
【0036】
また、ボロンの導入は、n型ウェル層となる領域へのリン(P)のようなn型不純物の導入に引き続き行えば良いので、ボロンの導入に際してリソグラフィのような特別の工程を何ら追加せずに行うことができる。すなわち、n型不純物の導入に用いたマスクをそのままボロンの導入に用いることができる。
【0037】
特に、n型ウェル層およびp型ウェル層を形成するツインタブ(twin−tub)構造の半導体素子を形成する場合、n型ウェル層の形成工程に引き続きp型ウェル層の形成工程が行われるので、n型ウェル層へのボロン導入をp型ウェル層を形成するために行うボロンの注入にかねて行うことができる。
【0038】
そのため、従来の手法に比べ、全く何の工程を追加することなく、あるいは従来の工程を省略して、ボロンの導入が行える。したがって、プロセスの複雑化を招くことなく、酸素析出物による接合リークを抑止できる。
【0039】
酸素析出物による接合リークを抑止できる結果、たとえ酸素析出物が素子領域に形成されたとしても、半導体素子の機能は損なわれない。そのため、酸素析出物を素子領域の直下近傍にまで形成することが許される。
【0040】
ここで、多少の確率揺らぎまたは不均一性によって酸素析出物が素子領域に形成されても半導体装置の歩留まりは落ちない。逆に、イントリンシクゲッタリングの効果を最大限に活用できる。その結果、半導体装置の歩留まりは向上する。
【0041】
また、従来ならば、極めて均一な酸素析出を達成するために要求されてきた半導体基板中に含まれる酸素濃度の均一性に対する要求が緩和される。その結果、大口径のシリコン基板(ウェハ)を用いることが可能となり、製造コストの削減を図れる。
【0042】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
(第1の実施形態)
図1および図2は、本発明の第1の実施形態に係るツインタブ(twin-tub)構造のCMOSFETの製造方法を示す工程断面図である。
【0043】
本実施形態のCMOSFETの特徴は、素子形成領域の直下10μm以内という従来に比べて浅い領域内にゲッタリングサイトしての酸素析出物が形成され、さらにn型ウェル層内には濃度が1×1017cm-3を超えるp型不純物であるボロンが導入されていることである。ただし、ボロンの濃度は、n型ウェル層のn型としての性質を消滅させないレベルである。
【0044】
まず、図1(a)に示すように、格子間酸素を1.4×1018cm-3含有するp型シリコン基板1上に厚さ100nmのシリコン酸化膜2を形成し、次にシリコン酸化膜2上にn型ウェル層となる領域3に開口部を有するレジストパターン4を形成した後、レジストパターン4をマスクにして基板表面にn型不純物イオンとしてリン(P)イオン5を150KeVの加速エネルギー、1.4×1014cm-2のドーズ量でもって注入する。この後、レジストパターン4をアッシング法などの公知の手法を用いて除去する。
【0045】
次に図1(b)に示すように、基板全面にボロン(B)イオン6を100KeVの加速エネルギー、7.0×1013cm-2のドーズ量でもって注入する。
【0046】
以上の2回のイオン注入の結果、p型ウェル層となる領域7には7.0×1013cm-2のボロンが、n型ウェル層となる領域3には7.0×1013cm-2のボロンおよび1.4×1014cm-2のリンがそれぞれ注入されることになる。
【0047】
このように、本実施形態のp型ウェル層およびn型ウェル層を形成するためのイオン注入工程は、p型ウェル層を形成するためのイオン注入工程においてリソグラフィ工程を省略できるので、従来のp型ウェル層およびn型ウェル層を形成するためのイオン注入工程に比べて、工程数が少なくて済む。したがって、p型ウェル層およびn型ウェル層の形成工程全体も従来よりも少ない工程数で済む。
【0048】
もちろん、n型ウェル層となる領域3にリンイオンおよびボロンイオンを注入した後に、フォトリソグラフィを用いてp型ウェル層となる領域7にボロンイオンを選択的に注入しても良い。この方法は、n型ウェル層中のボロン濃度をp型ウェル層のボロン濃度と関係なく設定できるという利点がある。
【0049】
また、ボロンは半導体製造工程ですでに使用されているので、その導入は特別の配慮を必要とせず達成でき、しかも本実施形態の場合にはn型不純物としてボロンとほぼ同じ拡散係数を持つリンを使用しているので、次工程のアニールの際に特別の配慮はいらない。
【0050】
次に図1(c)に示すように、1190℃、30分間、窒素雰囲気中のアニールを行って、ほぼ3μmの深さのn型ウェル層8およびp型ウェル層9を形成する。n型ウェル層8およびp型ウェル層9の導電性の不純物濃度は、ほぼ5.0×1017cm-3となり、1.0×1017cm-3を越える。このような濃度であれば、単チャネル効果やラッチアップ現象の発生を効果的に抑制できる。
【0051】
上記アニールの際に、基板表面から約5μmまでの深さの領域の格子間酸素が外方拡散する。一方、これよりも深い領域10では格子間酸素が凝集するため、100nm程度の大きさで[111]面に囲まれた八面体構造の酸素析出物11が形成される。このような酸素析出物11はゲッタリングサイトとして働くことになる。
【0052】
ここで、酸素析出物11の形成は確率過程であり、これを正確に制御することはできない。そのため、従来技術では、酸素析出物11がn型ウェル層8およびp型ウェル層9内に形成される確率を小さくするために、n型ウェル層8およびp型ウェル層9を形成する前に、1200℃で数時間の熱処理を行うことによって、基板表面から50μm以上の深さの領域に酸素析出物を形成していた。
【0053】
このような深い領域に形成された酸素析出物は、素子領域に混入する有害不純物を捕獲する能力が小さい。これに比べて、本実施形態の酸素析出物11はn型ウェル層8およびp型ウェル層9の直下近傍にまで形成される。そのため、素子領域に混入する有害不純物を捕獲する能力は大きい。
【0054】
本実施形態のように、n型ウェル層8およびp型ウェル層9の直下にまで酸素析出物11を形成するということは、ある確率でn型ウェル層8およびp型ウェル層9内にも酸素析出物11が形成されてしまうことを意味する。
【0055】
しかしながら、本実施形態のように、n型ウェル層8中に1.0×1017cm-3を越える濃度のボロンを導入すれば、n型ウェル層8およびp型ウェル層9内に酸素析出物11が形成されても、接合リークの問題は起こらない。
【0056】
以下、その理由について説明する。
【0057】
まず、ボロンを導入しない場合において、n型ウェル層8に酸素析出物11が形成された場合に起こる現象について説明する。
【0058】
図3は、ボロンを導入しないn型ウェル層8とこの中に形成されたp型層とによるpn接合の逆バイアス電圧VR と逆バイアスリーク電流IR との関係を調べた結果を示す図である。
【0059】
同図(a)において、Aaはn型ウェル層8の比較的深い部分に酸素析出物11が形成された場合、Baは酸素析出物11が形成されなかった場合、同図(b)において、Abはn型ウェル層8の比較的浅い位置に酸素析出物11が形成された場合、Bbは酸素析出物11が形成されなかった場合のリーク電流をそれぞれ示している。
【0060】
図から、酸素析出物の位置によらず、ボロンを含まないn型ウェル層8に酸素析出物11が形成された場合は、酸素析出物11が形成されていない場合に比べて、逆バイアスリーク電流IR が著しく増加することが分かる。
【0061】
図4は、図3(a),(b)の各々の酸素析出部起因の逆バイアスリーク電流(Aa,Ab)を上記pn接合下に伸びる空乏層の幅Wの関数として表した片対数プロット図(I−W特性)である。空乏層の幅Wはpn接合内に存在する電界の一次関数となる。図4のAa、Abはそれぞれ図3のAa、Abに対応するものである。
【0062】
図5は、I−W特性を片対数プロットした時に直線成分(Ca,Cb)および空乏層の幅W1/2 に比例した成分(Da,Db)を持っていることを示す図である。図5のAa、Abはそれぞれ図3のAa、Abに対応するものである。
【0063】
空乏層の幅Wはpn接合内に存在する電界Fの一次関数であるから、I−W特性は以下の関数形で表現されることになる。
【0064】
IR=ept・efp/(ept+efp) …… 接合リーク電流(曲線Aa,Ab)
ept(F)=exp{αpt+βpt・F} …… 直線成分(直線Ca,Cb)
efp(F)=exp{αfp+βfp・F1/2} …… W1/2に比例した成分(曲線Da,Db
)
eptはphonon assist tunneling機構を示し、efpはFrenkel-Poole機構を表すことが分かる。
【0065】
さらにこれらの成分の温度依存性を調べたところ、eptは酸素析出物11とシリコンの界面に存在する準位を電子が伝わるホッピング伝導であり、efpは浅い2価のCoulomb center、すなわち酸素析出物11の近傍に形成されたTDからの電子放出であることが判明した。
【0066】
図6は、このような知見を総合した酸素析出物11による接合リーク機構を示す図である。
【0067】
酸素析出物11がpn接合下に作られる電界の影響下に入ると、酸素析出物11とシリコンの界面に存在する界面準位の間で電子が飛び石を伝わるようにホッピングする。また、価電子帯Ev から電子が供給される。この伝導機構は電界が強いほど効果的になることはいうまでもない。
【0068】
一方、酸素析出物11の近傍には、酸素析出物11から溶け出した格子間酸素が高濃度に存在し、これがある確率で凝縮しTDとなる。TDは++に帯電しているのでホッピング中の電子を激しく引き寄せ、ポテンシャルの電界によって引き下げられた部分から電子を導伝帯Ec に放出する。このような電子の導伝帯Ec への放出によって、接合リークが発生するわけである。
【0069】
これらの知見から、酸素析出物11による接合リークには電界の効果が不可欠であることが分かる。
【0070】
n型ウェル層8およびp型ウェル層9の不純物濃度が高くなると、ここに形成されるpn接合の電界も大きくなり、酸素析出物11による接合リークは大きな脅威となる。実際、我々の実験では、不純物濃度が1.0×1017cm-3を越えると接合リークが顕著に発生することが判明した。
【0071】
以上、実証したように、酸素析出物11による接合リークは、
(1)1.0×1017cm-3以上のウェル濃度で、
(2)TDが酸素析出物近傍に生成されたとき、
に発生する。
【0072】
ところで、TDは二価のドナーで、TDの中心部には酸素原子が取り込まれ、Si−O−O−Siという結合が形成されている。
【0073】
本発明者らの分子軌道法を用いたシミュレーションの結果、シリコン中に存在するボロン原子は、酸素原子との結合力が強く、Si−O−O−Siという結合に積極的に取り込まれ、Si−O−B−O−Siという構造を形成し、TDの構造を破壊することが明らかとなった。
【0074】
また、TDの形成時には格子間シリコンが放出される。格子間シリコンは、格子位置にあるボロン原子を格子間に打ち出し、ボロンの拡散を著しく増大する。
【0075】
そのため、図1(c)に示したアニールによって酸素析出物11を形成する工程においては、酸素析出物11の近傍に存在する高濃度の格子間酸素が上記アニールにより凝縮してTDが形成され、格子間シリコンが放出されることになる。
【0076】
高不純物濃度のn型ウェル層8内には、5.0×1017cm-3という高濃度のボロンが導入されているので、放出された格子間シリコンがその周囲のボロン原子を格子間に打ち出しボロンの拡散を促す。
【0077】
このボロン原子はSi−O−O−Siという結合に積極的に取り込まれる。このとき、ボロンは負に帯電し、TDのドナーの性質を消失させる。TDのドナーの性質が消失すると、「シリコン/酸素析出物」界面を伝わる電子の導電帯への出口が塞がれ、酸素析出物11による接合リークは起こらない。実際、1.0×1017cm-3のボロン濃度があれば、酸素析出物11による接合リークは起こらないことが、実験によって確認された。
【0078】
本実施形態では、高濃度(5.0×1017cm-3)のボロンを含むn型ウェル層8を形成しているので、図1(c)に示したようにn型ウェル層8中に酸素析出物11が形成されても、接合リークの原因となるドナーの性質を持ったTDが発生することを効果的に抑制することができる。しかも、酸素析出物11はn型ウェル層8の直下近傍に形成されるので、イントリンシクゲッタリングの効果を最大限に得ることができる。
【0079】
図1(c)の工程後は従来と同じである。まず、シリコン酸化膜2を除去し、次に図2(d)に示すように、p型シリコン基板1の表面にSTI(Shallow Trench Isolation)による素子分離絶縁膜12を形成する。この素子分離絶縁膜12は浅い溝内に埋込み形成されたシリコン酸化膜などの絶縁膜である。
【0080】
次に同図(d)に示すように、n型ウェル層8およびp型ウェル層9上にゲート絶縁膜13を形成した後、n型ウェル層8上にはn型不純物を含むポリシリコン膜からなるゲート電極14n、p型ウェル層9上にはp型不純物を含むポリシリコン膜からなるゲート電極14pを形成する。
【0081】
このようなゲート電極14n,14pの形成するには、まず、アンドープの厚さ200nmのポリシリコン膜を形成し、次にn型ウェル層8に開口部を有するレジストパターンを形成し、これをマスクにしてn型ウェル層8上に位置するポリシリコン膜中にn型不純物を選択的に導入し、次に上記レジストパターンを除去した後、p型ウェル層9上に開口部を有するレジストパターンを形成し、これをマスクにしてp型ウェル層9上に位置するポリシリコン膜中にp型不純物を選択的に導入する。なお、n型不純物とp型不純物の導入順序は逆でも良い。
【0082】
次に図2(f)に示すように、p型ウェル層9を覆う図示しないレジストおよびゲート電極14nをマスクにして,n型ウェル層8の表面にp型不純物イオンを選択的に注入し、次に上記レジストを除去した後、n型ウェル層8を覆う図示しないレジストおよびゲート電極14pをマスクにして,p型ウェル層9の表面にn型不純物イオンをっ注入し、続いてアニールを行うことによって、上記n型およびp型不純物を活性化して、p型ソース・ドレイン拡散層15pおよびn型ソース・ドレイン拡散層15nを形成する。このときのアニールによって、ゲート電極14nのn型不純物およびゲート電極14pのp型不純物も活性化される。
【0083】
最後に、周知の層間絶縁膜の堆積工程、コンタクトホールの開口工程、金属配線の設置工程および実装工程等を経て、素子形成領域の直下10μm以内にゲッタリングサイトとしての酸素析出物11を有するツインタブ構造のCMOSFETが完成する。
(第2の実施形態)
図7は、本発明の第2の実施形態に係るツインタブ構造のCMOSFETの製造方法を示す工程断面図である。なお、図1、図2と対応する部分には図1、図2と同一符号を付してあり、詳細な説明は省略する。
【0084】
本実施形態が第1の実施形態と異なる点は、ボロンの導入のしかたにある。すなわち、本実施形態では、図1(b)の工程でn型ウェル層8にボロンを導入せずに、図2(d)のゲート電極14n,14pの形成工程まで進む。図7(a)はこの段階の断面を示している。
【0085】
次に図7(b)に示すように、p型ウェル層9を覆う図示しないレジストおよびゲート電極14nをマスクにして、n型ウェル層8にボロンイオンを注入した後、アニールを行う。
【0086】
ここで、ボロン濃度は、n型ウェル層8のn型不純物濃度を超えず、かつ1.0×1017cm-3以上の範囲、例えば2.0×1017cm-3となるように調整する。
【0087】
また、ボロン含有領域16の深さは、この後形成されるpn接合から伸びる空乏層の幅を超えるように設定する。具体的には、0.5μm以上の深さがあったほうが望ましい。なお、必要な応じて熱処理を行ってボロン導入深さを調節しても良い。
【0088】
このようなボロンの導入方法は、次工程のp型ソース・ドレイン拡散層15pの形成と一連の工程として行えるので、新たな工程を追加する必要がない。さらに、このようなボロンの導入方法は、pチャネルMOSFETのチャネル領域にはボロンが導入されないため、第1の実施形態に比べて、チャネル領域での不純物散乱が逓減され、素子の高速動作化には有利である。
【0089】
次に図7(c)に示すように、上記図示しないレジストおよびゲート電極14nをマスクにして、n型ウェル層8にp型不純物イオンを選択的にイオン注入した後、アニールを行ってp型ソース・ドレイン拡散層15pを形成する。注入深さは、0.1μm以下に設定し、不純物濃度は5.0×1019cm-3以上になるようにする。
【0090】
次に同図(c)に示すように、同様に、p型ウェル層9にn型不純物イオンを選択的に注入した後、アニールを行ってn型ソース・ドレイン拡散層15nを形成する。この後の工程は第1の実施形態と同じである。
【0091】
本実施形態でも第1の実施形態と同様な効果が得られ、さらにpチャネルMOSFETのチャネル領域にはボロンが導入されないため、第1の実施形態に比べて、素子の動作速度を速くすることができる。
【0092】
なお、本発明は、上記実施形態に限定されるものではなく、例えば基板の格子間酸素濃度、各種膜の膜厚、n型およびp型不純物イオンの種類、イオン注入の加速電圧・ドーズ量、アニールの温度・時間・雰囲気などは適宜することができる。
【0093】
また、上記実施形態では基板(ウェハ)の口径については特に言及しなかったが、作用の項で説明したように、本発明によれば大口径の基板を用いても接合リークの問題が起こらないので、製造コストの削減の観点からは大口径の基板を用いることが望ましい。
【0094】
また、上記実施形態ではCMOSFETの場合について説明したが、本発明は半導体素子の種類に関係なく有効である。特に本発明は製造工程の後半に高温熱処理が行えない半導体素子に対して有効である。その理由は作用の項で説明したように、ボロンの拡散がTDを形成するにあたって放出される格子間シリコンにより起こり、ボロンの拡散が低温でかつTDが形成される近傍でのみ整合的に行われるからである。
【0095】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0096】
【発明の効果】
以上詳説したように本発明によれば、接合リークの原因となるTDのドナーとしての性質を消滅させることができるので、接合リークを招くことなく、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去することのできる半導体装置を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るツインタブ構造のCMOSFETの製造方法の前半を示す工程断面図
【図2】本発明の第1の実施形態に係るツインタブ構造のCMOSFETの製造方法の後半を示す工程断面図
【図3】ボロンを導入しないn型ウェル層とそれに形成されたp型層によるpn接合について、逆バイアス電圧VR と逆バイアスリーク電流IR との関係を調べた結果を示す図
【図4】図3に示した逆バイアスリーク電流(Aa,Ab)をpn接合下に伸びる空乏層の幅Wの関数として表した図
【図5】図4に示したI−W特性(Aa,Ab)が直線成分(Ca,Cb)および空乏層の幅W1/2 に比例した成分(Da,Db)を持っていることを示す図
【図6】酸素析出物による接合リーク機構を示すエネルギーバンド図
【図7】本発明の第2の実施形態に係るツインタブ構造のCMOSFETの製造方法を示す工程断面図
【図8】TD(Thermal Donor)の構造を示す図
【符号の説明】
1…p型シリコン基板
2…シリコン酸化膜
3…n型ウェル層となる領域
4…レジストパターン
5…リンイオン
6…ボロンイオン
7…p型ウェル層となる領域
8…n型ウェル層
9…p型ウェル層
10…酸素析出物が形成される深い領域
11…酸素析出物
12…素子分離絶縁膜
13…ゲート絶縁膜
14n…ゲート電極(n型ポリシリコン膜)
14p…ゲート電極(p型ポリシリコン膜)
15n…n型ソース・ドレイン拡散層
15p…p型ソース・ドレイン拡散層
16…ボロン含有領域
Claims (5)
- シリコン基板内に形成されたゲッタリングサイトとしての酸素析出物と、
前記シリコン基板に形成された半導体素子を構成する、不純物濃度が1×1017cm-3を超えるn型層とp型層によって構成されたpn接合と、
このpn接合の接合面から伸びる空乏層の範囲内にある前記n型層内に導入され、かつ濃度が1×1017cm-3を超えるボロンと
を具備してなることを特徴とする半導体装置。 - 前記酸素析出物は、前記シリコン基板の前記半導体素子の形成領域の表面から10μm以内の深さの領域に形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記p型層は、pチャネルMOSFETのp型ソース・ドレイン拡散層、前記n型層は、前記p型ソース・ドレイン拡散層が形成されたn型層であることを特徴とする請求項1に記載の半導体装置。
- 前記pチャネルMOSFETのゲート電極下のチャネル領域は、1×1017cm-3を超える濃度のボロンを含まないことを特徴とする請求項3に記載の半導体装置。
- 前記n型層の全体に前記ボロンが導入されていることを特徴とする請求項3に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34026598A JP3892604B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34026598A JP3892604B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000164600A JP2000164600A (ja) | 2000-06-16 |
JP3892604B2 true JP3892604B2 (ja) | 2007-03-14 |
Family
ID=18335294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34026598A Expired - Fee Related JP3892604B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3892604B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3727821B2 (ja) * | 2000-03-16 | 2005-12-21 | 東芝セラミックス株式会社 | シリコンウェーハ及びその製造方法 |
JP5584959B2 (ja) * | 2008-05-07 | 2014-09-10 | 株式会社Sumco | シリコンウェーハの製造方法 |
FR3108774B1 (fr) * | 2020-03-27 | 2022-02-18 | Soitec Silicon On Insulator | Procede de fabrication d’une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic |
-
1998
- 1998-11-30 JP JP34026598A patent/JP3892604B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000164600A (ja) | 2000-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5899732A (en) | Method of implanting silicon through a polysilicon gate for punchthrough control of a semiconductor device | |
US6436783B1 (en) | Method of forming MOS transistor | |
US5976956A (en) | Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device | |
US7701017B2 (en) | MOS semiconductor device and method of fabricating the same | |
JPH04212417A (ja) | 半導体装置の製造方法 | |
KR20030003690A (ko) | 반도체 장치 및 그 제조 방법 | |
JPH08181085A (ja) | 半導体装置の製造方法 | |
KR100324931B1 (ko) | 반도체장치 및 그의 제조방법 | |
JP3892604B2 (ja) | 半導体装置 | |
JP2700320B2 (ja) | 半導体装置の製造方法 | |
JPH04715A (ja) | 半導体装置の製造方法 | |
JPH08148677A (ja) | 半導体装置の製造方法 | |
US6225231B1 (en) | Recovery of damages in a field oxide caused by high energy ion implant process | |
KR100370907B1 (ko) | 반도체 장치의 제조 방법 | |
JP2001135797A (ja) | 半導体装置及びその製造方法 | |
JP3781472B2 (ja) | 半導体装置の製造方法 | |
KR100388463B1 (ko) | 듀얼 폴리실리콘 게이트 구조를 가지는 반도체 소자제조방법 | |
KR100406589B1 (ko) | 반도체 소자의 제조방법 | |
JPH09252127A (ja) | 半導体装置及びその製造方法 | |
US6432759B1 (en) | Method of forming source and drain regions for CMOS devices | |
JPH0595000A (ja) | 半導体装置の製造方法 | |
KR100400781B1 (ko) | 피모스 반도체 소자의 제조방법 | |
JP2608627B2 (ja) | 半導体装置の製造方法 | |
JPH06224380A (ja) | 半導体装置の製造方法 | |
KR100422325B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |