KR100294644B1 - 반도체 소자의 삼중웰 형성방법_ - Google Patents

반도체 소자의 삼중웰 형성방법_ Download PDF

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 삼중웰(triple-well) 형성방법에 관한 것이며, 결함 제거를 통한 누설 전류의 감소와 더불어 웰 어닐 이후 트랜지스터의 특성을 새로이 바로잡을 필요가 없는 반도체 소자의 삼중웰 형성방법을 제공하는데 그 목적이 있다. 종래기술의 문제점은 누설전류 특성에 가장 악영향을 주는 깊은 웰 이온주입시 도즈를 낮추거나, 삼중웰 형성을 위한 이온주입 완료 후 실시되는 웰 어닐시 RTP를 적용함으로써, 충분하지 못한 써멀 버지트 문제로 인해 소자의 문턱전압(threshold voltage) 등의 트랜지스터 특성을 새로 바로잡아야 하는 것으로 요약될 수 있다. 이러한 문제점들은 상호 연관되어 있어 어느 하나를 개선하면 다른 하나가 악화되는 결과를 초래하여 이들을 동시에 만족시키기가 어려웠던 것이다. 이에 본 발명은 깊은 웰 이온주입 직후 RTP 처리를 추가하고 삼중웰 형성을 위한 이온주입 완료 후 퍼니스 열처리를 실시하거나, 깊은 웰 이온주입 직후 빠른 승온(fast ramp-up, 100℃/초∼250℃/초) RTP를 추가하고 삼중웰 형성을 위한 이온주입 완료 후 느린 승온(slow ramp-up, 5℃/초∼30℃/초) RTP를 적용함으로써, 누설 전류를 낮게 가져가면서도 충분한 써멀 버지트를 확보할 수 있다.

Description

반도체 소자의 삼중웰 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 삼중웰(triple-well) 형성방법에 관한 것이다.
반도체 소자의 고집적화가 급속히 진행됨에 따라 불순물이나 격자 결함이 극미량이라 할지라도 이들이 소자 구동 영역에 존재할 경우 소자의 전기적 특성을 크게 저하시키기 때문에 반도체 제조 공정 중 불순물이나 격자 결함의 생성은 최대한 억제시키거나 또는 공정 중에 이를 제거해야만 한다.
첨부된 도면 도 1a 내지 도 1f는 종래기술에 따른 삼중웰 기술을 이용한 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 공정은 먼저 도 1a를 참조하면, 실리콘 웨이퍼(1)에 STI(shallow trench isolation)공정을 진행하여 소자분리막(2)을 형성한다.
이어서, 도 1b에 나타낸 바와 같이 깊은 n웰 형성을 위한 마스크 공정을 수행하여 포토레지스트 패턴(3)을 형성하고 이를 이온주입 마스크로 고에너지 이온주입기를 사용한31P 이온주입을 수행하여 깊은 n웰 이온주입 영역(4)을 형성한다. 이때, 접합 누설 전류를 줄이기 위한 목적으로 이온주입 에너지는 종래와 동일하게 유지하되,31P 이온의 도즈를 낮추어 이온주입을 수행한다.
다음으로, 도 1c에 나타낸 바와 같이 포토레지스트 패턴(3)을 제거한 다음, n웰 형성을 위한 마스크 공정을 실시하여 포토레지스트 패턴(5)을 형성하고 이를 이온주입 마스크로 고에너지 이온주입기를 사용한 중간 n웰 이온주입 및 p채널 필드스탑(p-channel field stop) 이온주입 공정을 수행하여 프로파일드(profiled) n웰을 형성한다. 이때, 도면 부호 '6'은 중간 n웰 이온주입 영역, '7'은 p채널 필드스탑 이온주입 영역, '8'은 프로파일드 n웰의 프로파일을 각각 나타낸 것이다.
이어서, 도 1d에 나타낸 바와 같이 포토레지스트 패턴(5)을 제거한 다음, p웰 형성을 위한 마스크 공정을 실시하여 포토레지스트 패턴(9)을 형성하고, 역시 고에너지 이온주입기를 사용하여 p웰 이온주입 및 n채널 필드스톱 이온주입을 수행하여 프로파일드 p웰을 형성한다. 도면 부호 '10'은 p웰 이온주입 영역, '11'은 n채널 필드스톱 이온주입 영역, '12'는 프로파일드 p웰의 프로파일을 각각 나타낸 것이다.
다음으로 도 1e를 참조하면, 포토레지스트 패턴(9)을 제거한 다음, 퍼니스(furnace) 열처리 과정을 통해 이온주입된 불순물을 활성화시켜 n웰(14)과, 제1 p웰(13), n웰(14)로 둘러싸인 제2p 웰(15) 등 2개의 p웰과 1개의 n웰을 형성한다
도 1f는 각 웰(13, 14, 15) 상에 형성된 트랜지스터를 모식적으로 도시한 것으로, 도시된 바와 같이 제2 p웰(15) 상에 형성되는 트랜지스터(18)는 제1 p웰(13) 상에 형성되는 트랜지스터(16)와 다른 독립적인 트랜지스터를 형성할 수도 있으며, n웰로 둘러싸여 있기 때문에 갑자기 유입되는 외부 전압이나 노이즈(noise)로부터 보호될 수 있다.
그러나, 전술한 종래기술은 각 이온주입 조건이 적절하지 않으면 큰 접합누설전류를 유발하기도 하는데, 특히 고에너지 이온주입기를 사용하여 깊은 n웰 이온주입을 수행할 때 사용하는31P 이온에 의한 손상은 도즈(dose)가 비교적 낮아 소자 특성에는 별 영향을 주지 않을 것으로 알려져 있었으나, Rp(projected range)뿐만 아니라 표면에 이르기까지 많은 마이크로 결함을 생성시킴으로써 취약한 누설 전류 특성을 나타내는 문제점이 발견되고 있다.
이러한 문제점을 고려하여 웰 이온주입이 끝난 상태에서 수행되는 퍼니스 열처리를 급속열처리(rapid thermal process, RTP)로 대체하는 기술이 제시되었다. 이 기술의 경우, 퍼니스 열처리를 이용한 종래의 웰 어닐 기술에 비해 쓰레딩 디스로케이션(threading dislocation)의 길이를 제어하고 마이크로 결함 등의 결함 제거 효과가 뛰어나며, 하향(downward) 효과까지 갖추어 소자의 취약한 누설전류 특성을 만족시킬 수 있는 반면, 깊은 n웰 형성시 낮아진 도즈와 웰 어닐링시 불충분한 써멀 버지트(thermal budget)로 인하여 트랜지스터의 특성을 새로이 바로잡아야 하는 문제점이 있었다.
본 발명은 결함 제거를 통한 누설 전류의 감소와 더불어 웰 어닐 이후 트랜지스터의 특성을 새로이 바로잡을 필요가 없는 반도체 소자의 삼중웰 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래기술에 따른 삼중웰 기술을 이용한 트랜지스터 제조 공정도.
도 2는 종래기술 및 본 발명의 일 실시예에 따른 고에너지 이온주입에 의해 형성된 쓰레딩 디스로케이션(threading dislocation) 결함을 비교한 전자현미경 사진도.
도 3은 종래기술 및 본 발명의 일 실시예에 따른 열처리시 하향 효과를 비교·측정한 그래프,
도 4a 내지 4e는 본 발명의 일 실시예에 따른 삼중웰 형성 공정도.
도 5는 퍼니스 열처리만을 실시한 경우(종래기술)와 그와 함께 RTP로 깊은 n웰 어닐을 추가 적용했을 경우(본 실시예)의 접합 누설전류 특성을 측정·비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명
41 : 실리콘 웨이퍼
42 : 필드 산화막
43, 45, 49 : 포토레지스트 패턴
53 : 제1 p웰
54 : n웰
55 : 제2 p웰
종래기술의 문제점은 누설전류 특성에 가장 악영향을 주는 깊은 웰 이온주입시 도즈를 낮추거나, 삼중웰 형성을 위한 이온주입 완료 후 실시되는 웰 어닐시 RTP를 적용함으로써, 충분하지 못한 써멀 버지트 문제로 인해 소자의 문턱전압(threshold voltage) 등의 트랜지스터 특성을 새로 바로잡아야 하는 것으로 요약될 수 있다. 이러한 문제점들은 상호 연관되어 있어 어느 하나를 개선하면 다른 하나가 악화되는 결과를 초래하여 이들을 동시에 만족시키기가 어려웠던 것이다.
이에 본 발명은 깊은 웰 이온주입 직후 RTP 처리를 추가하고 삼중웰 형성을 위한 이온주입 완료 후 퍼니스 열처리를 실시하거나, 깊은 웰 이온주입 직후 빠른 승온(fast ramp-up, 100℃/초∼250℃/초) RTP를 추가하고 삼중웰 형성을 위한 이온주입 완료 후 느린 승온(slow ramp-up, 5℃/초∼30℃/초) RTP를 적용함으로써, 누설 전류를 낮게 가져가면서도 충분한 써멀 버지트를 확보할 수 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 삼중웰 형성방법은, 반도체 기판에 깊은 제1 도전형 웰 이온주입 영역을 형성하는 제1 단계; 제1 단계 수행 후, 급속열처리를 실시하여 상기 깊은 제1 도전형 웰 이온주입 영역의 불순물을 활성화하는 제2 단계; 제1 도전형 불순물 이온주입 영역을 형성하는 제3 단계; 제2 도전형 불순물 이온주입 영역을 형성하는 제4 단계; 및 퍼니스 열처리를 실시하여 상기 반도체 기판 내에 주입된 불순물을 활성화하는 제5 단계를 포함하여 이루어진다.
상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 반도체 소자의 삼중웰 형성방법은, 반도체 기판에 깊은 제1 도전형 웰 이온주입 영역을 형성하는 제1 단계; 제1 단계 수행 후, 제1 급속열처리를 실시하여 상기 깊은 제1 도전형 웰 이온주입 영역의 불순물을 활성화하는 제2 단계; 제1 도전형 불순물 이온주입 영역을 형성하는 제3 단계; 제2 도전형 불순물 이온주입 영역을 형성하는 제4 단계; 및 제2 급속열처리를 실시하여 상기 반도체 기판 내에 주입된 불순물을 활성화하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 삼중웰 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 우선 도 4a를 참조하면, 실리콘 웨이퍼(51)에 STI 공정을 진행하여 필드 산화막(42)을 형성한다.
이어서, 도 4b에 나타낸 바와 같이 깊은 n웰 형성을 위한 마스크 공정을 수행하여 포토레지스트 패턴(43)(고에너지 전용 포토레지스트를 사용하며, 1∼10g/㎤의 밀도와 2.5㎛ 이상의 두께를 요구)을 형성하고 이를 이온주입 마스크로 고에너지 이온주입기를 사용한31P 이온주입을 수행하여 깊은 n웰 이온주입 영역(44)을 형성한다. 이때, 접합 누설 전류 특성을 고려하여 이온주입 에너지는 0.8∼3.0MeV,31P 이온의 도즈를 5X1012ions/㎠∼1X1015ions/㎠로 설정하여 이온주입을 수행한다.
계속하여, 포토레지스트 패턴(43)을 제거한 다음, 급속열처리(RTP) 공정을 실시한다. 이때, 상세 RTP 공정 조건은 다음과 같다.
가) RTP 온도 : 900℃∼1150℃.
나) RTP 시간 : 10초∼5분.
다) 승온 속도(ramp-up rate) : 30℃/초∼250℃/초.
라) 분위기 가스 : N2, 1∼20slpm.
마) 냉각 속도(ramp-down rate) : 20℃/초∼100℃/초.
이와 같은 RTP 공정을 통해 깊은 n웰 영역을 활성화시킴과 동시에 고에너지 이온주입에 의해 형성된 쓰레딩 디스로케이션 결함의 길이를 제어하고(도 2 참조), 마이크로 결함(micro-defect) 등의 결함 제거 효과가 뛰어날 뿐만 아니라, 하향(downward) 효과를 얻을 수 있다(도 3 참조).
다음으로, 도 4c에 나타낸 바와 같이 n웰 형성을 위한 마스크 공정을 실시하여 포토레지스트 패턴(45)을 형성하고 이를 이온주입 마스크로 고에너지 이온주입기를 사용한 중간 n웰 이온주입 및 p채널 필드스탑 이온주입 공정을 수행하여 프로파일드 n웰을 형성한다. 이때, 중간 n웰 이온주입은31P 이온을 사용하고, 도즈는 5X1012ions/㎠∼5X1013ions/㎠, 이온주입 에너지는 500keV∼1.0MeV로 조절하는 것이 바람직하며, p채널 필드스탑 이온주입은31P 이온을 사용하고, 도즈는 5X1011ions/㎠∼1X1013ions/㎠, 이온주입 에너지는 150keV∼300keV로 조절하는 것이 바람직하다. 이때, 도면 부호 '46'은 중간 n웰 이온주입 영역, '47'은 p채널 필드스탑 이온주입 영역, '48'은 프로파일드 n웰의 프로파일을 각각 나타낸 것이다.
이어서, 도 4d에 나타낸 바와 같이 포토레지스트 패턴(45)을 제거한 다음, p웰 형성을 위한 마스크 공정을 실시하여 포토레지스트 패턴(49)을 형성하고, 역시 고에너지 이온주입기를 사용하여 p웰 이온주입 및 n채널 필드스톱 이온주입을 수행하여 프로파일드 p웰을 형성한다. 이때, p웰 이온주입은 1X1013ions/㎠∼5X1013ions/㎠의 도즈, 180keV∼300keV의 이온주입 에너지 조건을 사용하는 것이 바람직하며, n 채널 필드스톱 이온주입은 5X1011ions/㎠∼1X1013ions/㎠의 도즈, 80keV∼100keV의 이온주입 에너지 조건을 사용하는 것이 바람직하다. 도면 부호 '50'은 p웰 이온주입 영역, '51'은 n채널 필드스톱 이온주입 영역, '52'는 프로파일드 p웰의 프로파일을 각각 나타낸 것이다.
다음으로 도 4e를 참조하면, 포토레지스트 패턴(49)을 제거한 다음, 퍼니스(furnace) 어닐 공정을 통해 이온주입된 불순물을 활성화시켜 n웰(64)과, 제1 p웰(63), n웰(64)로 둘러싸인 제2p 웰(65) 등 2개의 p웰과 1개의 n웰을 형성한다. 이때, 퍼니스 열처리는 900℃∼1000℃의 N2분위기에서 30분∼60분 동안 수행된다.
이후, 각 웰(63, 64, 65) 상에 트랜지스터를 형성한다.
첨부된 도면 도 5는 퍼니스 열처리만을 실시한 경우(종래기술)와 그와 함께 RTP로 깊은 n웰 어닐을 추가 적용했을 경우(본 실시예)의 접합 누설전류 특성을 측정·비교한 그래프로서, RTP를 추가적으로 적용하였을 경우, 웰 어닐로 퍼니스 열처리만을 실시한 경우에 비해 누설 전류가 낮으며, 거의 변동이 없는 신뢰성 높은 고품질의 소자를 얻을 수 있음을 확인할 수 있다.
본 발명의 다른 실시예는 상기 일 실시예에서 깊은 n웰 형성 후 실시된 RTP 공정을 빠른 승온(fast ramp-up) RTP로 대체하고, 웰 이온주입이 끝난 후 실시된 퍼니스 어닐을 느린 승온(slow ramp-up) RTP로 대체하여 누설 전류 감소는 물론, 충분한 써멀 버지트를 확보하여 웰 어닐 이후 트랜지스터의 특성을 새로이 바로잡을 필요가 없게 된다.
이때, 상세 RTP 공정 조건은 다음과 같다.
A. 빠른 승온 RTP
가) RTP 온도 : 900℃∼1150℃.
나) RTP 시간 : 10초∼5분.
다) 승온 속도(ramp-up rate) : 100℃/초∼250℃/초.
라) 분위기 가스 : N2, 1∼20slpm.
마) 냉각 속도(ramp-down rate) : 20℃/초∼100℃/초.
B. 느린 승온 RTP
가) RTP 온도 : 900℃∼1150℃.
나) RTP 시간 : 10초∼5분.
다) 승온 속도(ramp-up rate) : 5℃/초∼30℃/초.
라) 분위기 가스 : N2, 1∼20slpm.
마) 냉각 속도(ramp-down rate) : 20℃/초∼50℃/초.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 n웰과, 제1 p웰, n웰로 둘러싸인 제2p 웰 등 2개의 p웰과 1개의 n웰을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 이와 도전형을 반대로 하여 1개의 p웰과 2개의 n웰을 형성하는 경우에도 적용할 수 있다.
전술한 본 발명은 쓰레딩 디스로케이션 결함의 길이를 제어할 수 있으며, 마이크로 결함 등의 결함 제거 효과와 더불어 하향 효과로 인하여 접합 누설 전류를 줄이는 효과가 있을 뿐만 아니라, 충분한 써멀 버지트를 제공함으로써 웰 어닐 후 트랜지스터의 특성을 다시 바로잡을 필요가 없어 신뢰성 높은 고품질의 반도체 소자의 제조를 가능하게 하는 효과가 있다.

Claims (20)

  1. 반도체 기판에 깊은 제1 도전형 웰 이온주입 영역을 형성하는 제1 단계;
    제1 단계 수행 후, 급속열처리를 실시하여 상기 깊은 제1 도전형 웰 이온주입 영역의 불순물을 활성화하는 제2 단계;
    제1 도전형 불순물 이온주입 영역을 형성하는 제3 단계;
    제2 도전형 불순물 이온주입 영역을 형성하는 제4 단계; 및
    퍼니스 열처리를 실시하여 상기 반도체 기판 내에 주입된 불순물을 활성화하는 제5 단계
    를 포함하여 이루어진 반도체 소자의 삼중웰 형성방법.
  2. 제 1 항에 있어서,
    상기 제3 단계가,
    중간 제1 도전형 웰 이온주입 영역을 형성하는 제6 단계와,
    제2 도전형-채널 필드스탑 이온주입 영역을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  3. 제 1 항에 있어서,
    상기 제4 단계가,
    제2 도전형 웰 이온주입 영역을 형성하는 제6 단계와,
    제1 도전형-채널 필드스탑 이온주입 영역을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 단계, 제3 단계 및 제4 단계가,
    고에너지 이온주입기를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 급속열처리가,
    900℃∼1150℃의 온도에서 10초∼5분 동안 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 급속열처리가,
    30℃/초∼250℃/초의 승온 속도 및 20℃/초∼100℃/초의 냉각속도를 적용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 급속열처리가,
    분위기 가스로 1∼20slpm 유량비의 N2가스를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 퍼니스 열처리가,
    900℃∼1000℃의 N2분위기에서 30분∼60분 동안 수행되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  9. 반도체 기판에 깊은 제1 도전형 웰 이온주입 영역을 형성하는 제1 단계;
    제1 단계 수행 후, 제1 급속열처리를 실시하여 상기 깊은 제1 도전형 웰 이온주입 영역의 불순물을 활성화하는 제2 단계;
    제1 도전형 불순물 이온주입 영역을 형성하는 제3 단계;
    제2 도전형 불순물 이온주입 영역을 형성하는 제4 단계; 및
    제2 급속열처리를 실시하여 상기 반도체 기판 내에 주입된 불순물을 활성화하는 제5 단계
    를 포함하여 이루어진 반도체 소자의 삼중웰 형성방법.
  10. 제 9 항에 있어서,
    상기 제3 단계가,
    중간 제1 도전형 웰 이온주입 영역을 형성하는 제6 단계와,
    제2 도전형-채널 필드스탑 이온주입 영역을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  11. 제 9 항에 있어서,
    상기 제4 단계가,
    제2 도전형 웰 이온주입 영역을 형성하는 제6 단계와,
    제1 도전형-채널 필드스탑 이온주입 영역을 형성하는 제7 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  12. 제 9 항에 있어서,
    상기 제1 단계, 제3 단계 및 제4 단계가,
    고에너지 이온주입기를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제1 급속열처리가,
    100℃/초∼250℃/초의 승온 속도를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  14. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제2 급속열처리가,
    5℃/초∼30℃/초의 승온 속도를 적용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  15. 제 13 항에 있어서,
    상기 제1 급속열처리가,
    900℃∼1150℃의 온도에서 10초∼5분 동안 수행되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  16. 제 13 항에 있어서,
    상기 제1 급속열처리가,
    분위기 가스로 1∼20slpm 유량비의 N2가스를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  17. 제 13 항에 있어서,
    상기 제1 급속열처리가,
    20℃/초∼100℃/초의 냉각 속도를 적용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  18. 제 14 항에 있어서,
    상기 제1 급속열처리가,
    900℃∼1150℃의 온도에서 10초∼5분 동안 수행되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  19. 제 14 항에 있어서,
    상기 제2 급속열처리가,
    분위기 가스로 1∼20slpm 유량비의 N2가스를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
  20. 제 14 항에 있어서,
    상기 제1 급속열처리가,
    20℃/초∼50℃/초의 냉각 속도를 적용하여 실시되는 것을 특징으로 하는 반도체 소자의 삼중웰 형성방법.
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