KR100942076B1 - 반도체 소자의 웰 영역 형성 방법 - Google Patents

반도체 소자의 웰 영역 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 웰 영역 형성 방법에 관한 것으로, 웰을 형성하거나 플래시 메모리 소자와 같은 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하기 전에, 반도체 기판의 소정 깊이에 결합 제거 사이트(Defect gettering site)를 형성함으로써, 후속 이온 주입 공정 시 결함 발생을 억제하면서 기판 내부에 잔류하는 중금속과 산소를 제거하는 어닐링 효과를 얻을 수 있으며 래치-업의 원인이 될 수 있는 α-particle의 전계 인가를 자유롭게 하여 소자의 전기적 특성을 향상시킬 수 있다.
인듐, 웰, 이온 주입, defect gettering site

Description

반도체 소자의 웰 영역 형성 방법{Method of forming a well region in a semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 웰 영역 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 희생 산화막
103 : 결함 제거 사이트 104 : 트리플 N웰
105 : P웰 106 : 터널 산화막
107 : 폴리실리콘층 108 : 패드 질화막
109 : 트렌치
본 발명은 반도체 소자의 웰 영역 형성 방법에 관한 것으로, 특히 웰을 형성 하기 위하여 실시하는 이온 주입 공정에 의해 발생되는 이온 주입 손상을 최소화할 수 있는 반도체 소자의 웰 영역 형성 방법에 관한 것이다.
플래시 메모리 소자 중 대용량의 셀 섹터(Cell sector) 단위를 사용하는 플래시 메모리 소자의 경우, 셀의 동작 모드(Cell operation mode)에서 셀 섹터(Cell sector) 단위로 프로그램(Program)과 소거(Earse)를 실시하고 리드 동작(Read operation)을 실시하는 과정에서, 단위 섹터 내의 디스로케이션(Dislocation)의 존재 여부가 셀 동작에 커다란 영향을 주며, 심한 경우 셀 동작의 오류(Fail)가 발생될 수도 있다.
특히, 플래시 소자의 경우, 셀 섹터 단위의 프로그램과 소거를 실시하기 위하여 반도체 기판에 트리플 웰 정션을 형성해야 하며, 트리플 웰 정션을 형성하기 위해서는 주변 영역(주변 트랜지스터가 형성되는 영역)에 실시되는 이온주입 공정보다 높은 에너지로 이온 주입 공정이 실시되기 때문에 이온 주입에 의한 손상(Damage)이 발생되기 쉽다. 한편, 이러한 이온 주입 손상을 회복(curing)시키기 위해서는 고온의 열공정으로 어닐링을 실시해야 하는데, 후속 공정으로 진행되는 문턱 전압 조절 이온 주입(Vt adjust implantation) 공정에 의해 주입된 문턱전압 조절 불순물(Vt adjust dopant)의 TED(Transient Enhanced Diffusion) 억제를 위해서 어닐링 공정의 실시 온도가 제한되고 있는 실정이어서, 이온 주입 손상에 의한 결함(Defect) 발생에 취약한 특성을 갖게 된다.
이에 대하여, 본 발명에서 제시하는 반도체 소자의 웰 영역 형성 방법은 웰을 형성하거나 플래시 메모리 소자와 같은 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하기 전에, 반도체 기판의 소정 깊이에 결합 제거 사이트(Defect gettering site)를 형성함으로써, 후속 이온 주입 공정 시 결함 발생을 억제하면서 기판 내부에 잔류하는 중금속과 산소를 제거하는 어닐링 효과를 얻을 수 있으며 래치-업의 원인이 될 수 있는 α-particle의 전계 인가를 자유롭게 하여 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 웰 영역 형성 방법은 반도체 기판의 소정 깊이에 결함 제거 사이트를 형성하는 단계, 및 반도체 기판에 웰을 형성하는 단계를 포함한다.
상기에서, 결함 제거 사이트는 웰보다 깊이 형성하거나, 웰에 포함되도록 웰보다 낮게 형성하며, 후속 열공정에서 TED 현상이 발생되지 않을 정도의 질량을 갖는 불순물을 이온주입 공정으로 주입하여 형성할 수 있다. 이때, 불순물로 인듐을 주입할 수 있으며, 불순물의 주입량은 5E11atoms/cm 2 내지 5E12atoms/cm 2 으로 설정할 수 있다.
이온주입 공정은 반도체 기판에 희생 산화막을 형성한 후 실시하는 것이 바 람직하며, 희생 산화막을 형성하기 전에 세정 공정을 실시할 수도 있다.
이온 주입 공정은 1500KeV 내지 3000KeV의 이온 주입 에너지로 실시하며, 불순물을 3° 내지 13°의 경사각으로 주입하는 것이 바람직하다.
결함 제거 사이트를 형성한 후에는 어닐링을 실시할 수 있다. 이때, 어닐링은 급속 열처리 어닐링 공정과 퍼니스 어닐링 공정으로 실시할 수 있다.
급속 열처리 어닐링 공정은 초당 20℃ 내지 50℃로 온도를 상승시킨 후, 1000℃ 내지 1100℃에서 10초 내지 1분 동안 실시하여 결함 제거 사이트를 형성하는 과정에서 반도체 기판에 발생된 손상을 제거한다.
퍼니스 어닐링 공정은 900℃ 내지 1050℃에서 실시하여 반도체 기판 내부에 잔류하는 결함 및 불순물이 결함 제거 사이트로 흡수되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 명칭을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 반도체 기판 표면의 결정결함을 억제하거나 표면처리를 위하여 패드 산화막과 같은 희생 산화막(102)을 형성한다. 희생 산화막(102) 후속 공정에서 웰을 형성하기 위한 이온주입의 불순물 채널링(Dopant channeling) 방지를 위한 스크린 산화막(Screen oxide layer)으로 사용된다. 이러한, 희생 산화막(102)은 750℃ 내지 800℃의 온도에서 건식 또는 습식산화 방식으로 형성할 수 있으며, 70Å 내지 100Å 두께로 형성하는 것이 바람직하다.
한편, 희생 산화막(102)을 형성하기 전에 세정 공정을 실시할 수도 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1b를 참조하면, 반도체 기판(101)의 소정 깊이에 결함 제거 사이트(Defect gettering site; 103)를 형성한다. 결함 제거 사이트(103)는 희생 산화막(102)을 통하여 이온 주입 공정으로 형성할 수 있으며, 후속 공정에서 실시 되는 열공정에 의한 TED(Transient Enhanced Diffusion)에 영향을 받지 않고 고온 열처리에도 안정적인 구조를 유지할 수 있도록 질량이 무거운 불순물(Large mass dopant)을 주입하여 형성하는 것이 바람직하다. 또한, 결함 제거 사이트(103)는 후속 공정에서 형성될 웰의 깊이보다 깊게 형성할 수 있으며, 낮게 형성하여 웰의 내부에 형성되도록 할 수도 있다. 이렇게, 이온 주입 공정으로 결함 제거 사이트(103)를 형성할 경우, 1500KeV 내지 3000KeV의 에너지로 질량이 큰 불순물을 주입하여 형성할 수 있다. 이때, 불순물의 채널링(Dopant channeling)이 최대한 억제되도록 3°내지 13°의 경사각(Tilt)으로 불순물을 주입하는 것이 바람직하다. 한편, 질량이 큰 불순물로는 인듐을 사용할 수 있으며, 주입량은 5E11atoms/cm 2 내지 5E12atoms/cm 2 로 설정하는 것이 바람직하다.
이러한 결함 제거 사이트(103)는 이온 주입 마스크 없이 전체 영역에 걸쳐 형성할 수 있으며, 이온 주입 마스크를 이용하여 트랜지스터 또는 셀이 형성될 영역에만 형성할 수도 있다.
도 1c를 참조하면, 결함 제거 사이트(103)를 형성하기 위한 이온 주입 공정에 의해 발생되는 이온 주입 손상과 반도체 기판(101)에 잔류하는 결함(Defect)과 불순물(Impurity)을 제거하기 위하여 어닐링을 실시한다. 이때, 어닐링 공정은 질소 분위기에서 실시할 수 있으며, 이온 주입에 의해 발생된 손상을 제거하기 위한 1차 어닐링과, 반도체 기판(101) 내부에 잔류하는 결함 및 불순물을 제거하기 위한 2차 어닐링 공정으로 나누어 진행할 수 있다. 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 1차 어닐링 공정은 반도체 기판(101)의 표면에 이상산화막이 형성되는 것을 방지하기 위하여 질소 가스 분위기에서 급속 열처리 공정(Rapid Thermal process)으로 어닐링을 실시하여 이온 주입에 의해 발생된 손상을 제거하며, 초당 20℃ 내지 50℃로 온도를 상승시킨 후, 1000℃ 내지 1100℃에서 10초 내지 1분 동안 실시하는 것이 바람직하다.
2차 어닐링 공정은 반도체 기판(101) 내부에 잔류하는 결함 및 불순물이 결함 제거 사이트(103)로 흡수(Getter)되어 제거되도록 질소 가스 분위기에서 퍼니스 어닐링으로 실시한다. 이때, 퍼니스 어닐링은 900℃ 내지 1050℃에서 불활성화(Deactivation)가 되지 않도록 진행하는 것이 바람직하다.
이로써, 이온주입에 의한 손상이 치유되고, 반도체 기판(101) 내부에 잔류하던 결함과 불순물이 제거되면서 결함 제거 사이트(103)가 완전하게 형성된다.
도 1d를 참조하면, 어닐링 공정을 실시한 후, n채널을 갖는 반도체 소자와 p채널을 갖는 반도체 소자가 형성될 영역에 각각 웰을 형성한다. 이 중에, n채널을 갖는 반도체 소자가 형성되는 영역에는 웰을 트리플 웰 구조(Triple well structure)로 형성한다. 구체적으로 예를 들어 설명하면 다음과 같다.
먼저, n채널을 갖는 반도체 소자가 형성되는 영역에는 500Kev 내지 2000KeV 에너지로 P31 불순물(dopant)을 주입하여 트리플 N웰(104)을 형성한다. 이때, 주입되는 불순물의 주입량은 5E12 내지 5E13ion/cm2로 설정할 수 있다. 이어서, 200Kev 내지 1000KeV 에너지로 B11 불순물을 주입하여 트리플 N웰(104)보다 낮은 깊이로 P웰(105)을 형성한다. 이때, 주입되는 불순물의 주입량은 1E12 내지 5E13ion/cm2로 설정할 수 있다.
그리고, p채널을 갖는 반도체 소자가 형성되는 영역에는 200Kev 내지 1000KeV 에너지로 P31 불순물을 주입하여 N웰(도시되지 않음)을 형성한다. 이때, 주입되는 불순물의 주입량은 1E12 내지 5E13ion/cm2로 설정할 수 있다.
상기에서, 웰을 형성하기 위하여 주입된 불순물의 채널링(Dopant channeling)이 최대한 억제되도록 3°내지 13°의 경사각(Tilt)으로 불순물을 주입하는 것이 바람직하다.
한편, 웰을 형성하기 위하여 불순물을 주입하는 과정에서 발생되는 이온 주입 손상은 후속으로 실시되는 열공정에 의해 결함 제거 사이트(103)로 흡수되어(gettered) 제거된다.
이후, 트랜지스터나 플래시 메모리 셀의 문턱전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다.
문턱 전압 이온 주입 공정까지 완료되면, 세정 공정으로 희생 산화막(도 1c의 102)을 제거한다. 이때, 희생 산화막은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 제거할 수 있다.
이어서, 트랜지스터나 플래시 메모리 셀을 제조하기 위하여 터널 산화막(106), 폴리실리콘층(107) 및 패드 질화막(108)을 순차적으로 형성할 수 있다. 터널 산화막(106)은 750℃ 내지 800℃의 온도에서 습식 산화 공정으로 형성할 수 있으며, 900℃ 내지 910℃ 온도범위에서 N2를 이용하여 20분 내지 30분간 어닐링을 실시하여 막질을 향상시킬 수 있다.
폴리실리콘층(107)은 트랜지스터의 게이트나 플래시 메모리 셀의 플로팅 게이트로 사용되며, SiH4 또는 Si2H6와 PH3 가스를 이용하여 LP-CVD방식으로 그레인 사이즈가 최소화 되도록 형성할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 580℃ 내지 620℃의 온도와 0.1Torr 내지 3Torr의 압력에서 250Å 내지 500Å의 두께로 형성할 수 있으며, 폴리실리콘층(107)의 P 농도를 1.5E20 내지 3.0E20atoms/cc로 설정하는 것이 바람직하다.
패드 질화막(108)은 LP-CVD 방법으로 형성하는 것이 바람직하며, 900Å 내지 2000Å의 두께로 형성할 수 있다.
도 1e를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 소자 분리 영역 상의 패드 질화막(108), 폴리실리콘층(107) 및 터널 산화막(106)을 순차적으로 식각하여 반도체 기판(101)을 노출시킨다. 이어서, 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(109)를 형성한다. 트렌치 식각 공정은 트렌치(206) 측벽이 경사지도록 실시할 수 있다.
이어서, 도면에는 도시되어 있지 않지만, 트렌치가 완전히 매립되도록 전체 상부에 절연물질층을 형성한 후 화학적 기계적 연마 공정으로 절연물질층을 트렌치에만 잔류시켜 소자 분리막을 형성한다. 이때, 절연물질층은 HDP(High Density Plasma) 산화물(Oxide)을 이용하여 형성하며, 4000Å 내지 10000Å 정도의 두께로 트렌치 내부에 보이드가 형성되지 않도록 형성한다. 이후, 희석된 불산(Diluted HF) 용액을 이용하여 세정 공정을 실시한다.
한편, 플래시 메모리 셀을 제조하는 경우에는, 소자 분리막을 형성한 후 전체 상부에 다시 폴리실리콘층을 400Å 내지 1000Å의 두께로 형성하고 소자 분리막 상의 폴리실리콘층을 부분적으로 제거하여, 워드라인 방향으로 이웃하는 셀들과 분리되는 폴리실리콘층을 형성한다. 이때 형성되는 폴리실리콘층은 플로팅 게이트의 면적을 증가시키는 역할을 한다.
상술한 바와 같이, 본 발명은 웰을 형성하거나 플래시 메모리 소자와 같은 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하기 전에, 반도체 기판의 소정 깊이에 결합 제거 사이트를 형성함으로써, 후속 이온 주입 공정 시 결함 발생을 억제하면서 기판 내부에 잔류하는 중금속과 산소를 제거하는 어닐링 효과를 얻을 수 있으며 래치-업의 원인이 될 수 있는 α-particle의 전계 인가를 자유롭게 하여 소자의 전기적 특성을 향상시킬 수 있다.
특히, 초기 공정에서의 장시간 그리고 고온의 어닐링 공정을 실시함으로써, 반도체 기판 내부에 잔류하는 결함이나 다른 불순물을 완전히 제거할 수 있다.
또한, 인듐과 같이 질량이 큰 불순물로 결함 제거 사이트를 형성하므로, 후속 열공정 시 TED(Transient Enhanced Diffusion) 현상이 발생되는 것을 억제할 수 있다.
그리고, 웰의 하부 또는 내부에 결함 제거 사이트를 형성함으로써 α-particle과 같은 피해를 제거하여 안정적인 트랜지스터를 구현할 수 있다.

Claims (13)

  1. 반도체 기판의 소정 깊이에 후속 열공정에서 TED(Transient Enhanced Diffusion)현상이 발생되지 않을 정도의 질량을 갖는 불순물을 이온주입 공정으로 주입하여 결함 제거 사이트를 형성하는 단계;
    상기 반도체 기판에 웰을 형성하는 단계를 포함하는 반도체 소자의 웰 영역 형성 방법.
  2. 제 1 항에 있어서,
    상기 결함 제거 사이트는 상기 웰보다 깊이 형성하거나, 상기 웰에 포함되도록 상기 웰보다 낮게 형성하는 반도체 소자의 웰 영역 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 불순물로 인듐을 주입하는 반도체 소자의 웰 영역 형성 방법.
  5. 제 1 항에 있어서,
    상기 이온주입 공정은 상기 반도체 기판에 희생 산화막을 형성한 후 실시하는 반도체 소자의 웰 영역 형성 방법.
  6. 제 5 항에 있어서,
    상기 희생 산화막을 형성하기 전에, 세정 공정을 실시하는 반도체 소자의 웰 영역 형성 방법.
  7. 제 1 항에 있어서,
    상기 이온 주입 공정은 1500KeV 내지 3000KeV의 이온 주입 에너지로 실시하는 반도체 소자의 웰 영역 형성 방법.
  8. 제 1 항에 있어서,
    상기 이온 주입 공정은 상기 불순물을 3° 내지 13°의 경사각으로 주입하는 반도체 소자의 웰 영역 형성 방법.
  9. 제 1 항에 있어서,
    상기 불순물의 주입량이 5E11atoms/cm2 내지 5E12atoms/cm2인 반도체 소자의 웰 영역 형성 방법.
  10. 제 1 항에 있어서,
    상기 결함 제거 사이트를 형성한 후, 어닐링을 실시하는 단계를 더 포함하는 반도체 소자의 웰 영역 형성 방법.
  11. 제 10 항에 있어서,
    상기 어닐링은 급속 열처리 어닐링 공정과 퍼니스 어닐링 공정으로 이루어지는 반도체 소자의 웰 영역 형성 방법.
  12. 제 11 항에 있어서,
    상기 급속 열처리 어닐링 공정은 상기 결함 제거 사이트를 형성하는 과정에서 상기 반도체 기판에 발생된 손상이 제거되도록 초당 20℃ 내지 50℃로 온도를 상승시킨 후, 1000℃ 내지 1100℃에서 10초 내지 1분 동안 실시하는 반도체 소자의 웰 영역 형성 방법.
  13. 제 11 항에 있어서,
    상기 퍼니스 어닐링 공정은 상기 반도체 기판 내부에 잔류하는 결함 및 불순물이 상기 결함 제거 사이트로 흡수되도록 900℃ 내지 1050℃에서 실시하는 반도체 소자의 웰 영역 형성 방법.
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