JP4363564B2 - 半導体素子の素子分離膜形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の素子分離膜形成方法に関し、特に、トレンチの上部角を用いて電界の集中及びモウトの形成を防止することが可能な半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子の製造工程では、半導体基板に形成されたそれぞれの素子を電気的に分離させるために、素子分離領域に素子分離膜を形成する。従来では、ＬＯＣＯＳ(Local Oxidation)工程で素子分離膜を形成したが、素子の集積度が高くなるにつれて、最近は、半導体基板を所定の深さにエッチングしてトレンチを形成した後、トレンチに絶縁物質を埋め込む工程により、素子分離膜を形成する。このような素子分離膜をトレンチ型素子分離膜という。
【０００３】
トレンチ型素子分離膜は、通常、半導体基板上に、素子分離領域を露出させるパッド酸化膜及びパッド窒化膜を形成した後、素子分離領域の半導体基板をエッチングし、その後絶縁物質層を埋め込んで形成する。このため、パッド窒化膜及びパッド酸化膜を除去しても、パッド窒化膜とパッド酸化膜との間に埋め込まれた絶縁物質層はそのまま残留する。これにより、絶縁物質層からなる素子分離膜は、トレンチに埋め込まれた形で形成されると同時に、素子分離領域の幅より狭くて上部が半導体基板の表面より高く突出した形状に形成される。
【０００４】
フラッシュメモリセルを製造する工程においても、素子分離膜を前記トレンチ型素子分離膜に形成する。この際、フローティングゲート用ポリシリコン層をトレンチ素子分離膜の突出部により隔離させるＳＡＦＧ(Self Aligned Floating Gate)工程で形成する。フローティングゲート用ポリシリコン層を素子分離膜の突出部により隔離させると、フローティングゲート間の間隔をよりさらに狭めることができるため、フローティングゲートが形成されるべき領域を最大限確保することができて、フローティングゲートのカップリング比を増加させることができる。
【０００５】
ここで、最も重要なのが、トレンチの上部角の傾斜(Trench top corner slope)を用いて電界の集中及びモウト(Moat)の形成を防止すると共に、トンネル酸化膜又はゲート酸化膜が薄く形成されることを防止することであるが、素子分離膜を形成するためのエッチング工程の工程条件変化によってウェーハ内で局部的にトレンチの上部角に傾斜が形成されないという問題点が発生する。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、素子分離領域にＶ型トレンチを形成し、Ｖ型トレンチの中央部分に、酸化作用を促進させることが可能なイオンを注入した後、酸化工程を行って素子分離領域に、酸化膜からなる絶縁膜を形成し、その後絶縁物質でトレンチを完全に埋め込み、ＬＯＣＯＳ方式で素子分離膜を形成する方法と、トレンチ型素子分離膜を形成する方法とを組み合せた方法によって素子分離膜を形成することにより、トレンチの上部角を傾くように形成して電界の集中及びモウトの形成を防止することが可能な半導体素子の素子分離膜形成方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の素子分離膜形成方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、半導体基板の素子分離領域を露出させる開口部を形成する段階と、素子分離領域にＶ型トレンチを形成する段階と、開口部の前記パッド窒化膜の側壁に絶縁膜スペーサを形成する段階と、開口部を介して露出されるＶ型トレンチの底面に酸化促進のためのイオン注入層を形成する段階と、酸化工程により前記Ｖ型トレンチに第１絶縁膜を形成する段階と、第１絶縁膜の上部の開口部を第２絶縁膜で埋め込む段階と、パッド窒化膜及びパッド酸化膜を除去する段階とを含むことを特徴とする。
【０００８】
イオン注入層は砒素を注入して形成することを特徴とする。
【０００９】
この際、砒素は１５〜５０ｋｅＶのエネルギーで注入し、その注入量が１Ｅ１４〜１Ｅ１６ｃｍ−２であることを特徴とする。
【００１０】
酸化工程は酸化目標厚さを３００〜１０００Åに設定して８００〜９５０℃の温度で行い、酸化を促進させるためのイオン注入層によって、第１絶縁膜は１５００〜４０００Åの厚さに形成されることを特徴とする。
【００１１】
第２絶縁膜はＨＤＰ酸化膜からなり、２０００〜５０００Åの厚さに形成されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１３】
図１〜図４は本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００１４】
図１ａを参照すると、半導体基板１０１の全体上部に、結晶欠陥が発生することを抑制し且つ表面処理を施すために、パッド酸化膜１０２及びパッド窒化膜１０３を順次形成する。
【００１５】
パッド酸化膜１０２は７５０〜９００℃の温度範囲でドライ酸化方法又はウェット酸化方法によって５０〜７０Åの厚さに形成する。パッド窒化膜１０３はＬＰＣＶＤ法で７００〜２０００Åの厚さに形成することができる。この際、パッド窒化膜１０３の厚さは、前記の条件に限定されず、後続の工程において化学的機械的研磨工程を最後の工程として素子分離膜を形成した後パッド窒化膜を除去した際、素子分離膜の上部が半導体基板１０１の表面より最大限高く突出するように、工程条件に応じて決定することができる。
【００１６】
一方、パッド酸化膜１０２を形成する前に洗浄工程を行うこともできる。この際、洗浄工程は、Ｈ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合されたフッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて実施し、或いはＮＨ４Ｆ：ＨＦが４：１ないし７：１の比率で混合された混合溶液を１：１００ないし１：３００の比率でＨ２Ｏに希釈させたＢＯＥ(Buffered Oxide Etchant)とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて実施する。
【００１７】
図１ｂを参照すると、素子分離マスクを用いたエッチング工程によりパッド窒化膜１０３及びパッド酸化膜１０２を順次エッチングして、半導体基板１０１の素子分離領域を露出させる開口部１０４ａを形成する。これにより、半導体基板１０１の素子分離領域を露出させるパッド酸化膜１０２及びパッド窒化膜１０３が積層構造で形成される。
【００１８】
その後、開口部１０４ａを介して露出される素子分離領域の半導体基板１０１をエッチングしてＶ型トレンチ１０４を形成する。この際、パッド窒化膜１０３はエッチング面が垂直となるようにして、Ｖ型トレンチ１０４は側壁が２５〜４５°の傾斜角を持つように形成する。
【００１９】
図１ｃを参照すると、パッド窒化膜１０３の開口部１０４ａの側面に絶縁膜スペーサを形成するために、まず全体上部に絶縁物質層１０５ａを形成する。この際、絶縁物質層１０５ａはパッド窒化膜１０３の側壁に形成された絶縁膜スペーサの厚さを考慮して適当な厚さ、好ましくは３００〜１０００Åの厚さに形成される。一方、絶縁物質層１０５ａはパッド窒化膜１０３と同一に窒化物で形成することができる。
【００２０】
図１ｄを参照すると、全面エッチング(Blanket etch)工程によって絶縁物質層（図１ｃの１０５ａ）をパッド窒化膜１０３の開口部１０４ａの側壁にのみ残留させてパッド窒化膜１０３の側壁に絶縁膜スペーサ１０５を形成する。これにより、絶縁膜スペーサ１０５によって開口部１０４ａの幅が狭くなりながら、Ｖ型トレンチ１０４の中央の深い部分のみが露出される。
【００２１】
図２ａを参照すると、後続の酸化工程で酸化を促進させるために、開口部１０４ａを介して露出されるＶ型トレンチ１０４の中央の深い部分に酸化促進のためのイオンを注入する。これにより、Ｖ型トレンチ１０４の中央の深い部分にイオン注入層１０６が形成される。
【００２２】
前記において、Ｖ型トレンチ１０４の中央の深い部分に注入されるイオンとして砒素Ａｓを使用することが可能であり、その注入量は１Ｅ１４〜１Ｅ１６ｃｍ- ２に設定する。一方、イオン注入工程によりイオンを注入する場合、１５〜５０ｋｅＶのエネルギーでイオンを注入する。
【００２３】
図２ｂを参照すると、Ｖ型トレンチ１０４の表面に形成された自然酸化膜（図示せず）を除去するために、洗浄工程を行った後、開口部１０４ａを介して露出されたＶ型トレンチ（図２ａの１０４）の中央に第１絶縁膜１０７を形成する。この際、第１絶縁膜１０７を酸化膜で形成することが可能であり、酸化膜はウェット酸化方式又はドライ酸化方式で酸化工程を行って形成する。
【００２４】
前記において、酸化工程は酸化目標厚さを３００〜１０００Åに設定して８００〜９５０℃の温度で行う。この際、開口部１０４ａを介して露出されたＶ型トレンチ（図２ａの１０４）の中央には、酸化を促進させるためのイオン注入層（図２ａの１０６）が形成されているため、酸化工程が速く行われて１５００〜４０００Åの厚さを有する第１絶縁膜１０７が形成される。
【００２５】
図２ｃを参照すると、全体上部に第２絶縁膜１０８を形成した後、パッド窒化膜１０３上の第２絶縁膜を除去する。この際、パッド窒化膜１０３上の第２絶縁膜はパッド窒化膜１０３を研磨停止層として用いた化学的機械的研磨で除去することができる。
【００２６】
一方、後続工程でパッド窒化膜１０３が完全に除去された後、半導体基板１０１の表面上に突出する素子分離膜１０９の高さは、機械的化学的研磨後の残留するパッド窒化膜１０３の厚さによって決定される。従って、化学的機械的研磨を行う過程でパッド窒化膜１０３上の第２絶縁膜が除去されパッド窒化膜１０３が露出されることにより、パッド窒化膜１０３の上部が過度に除去されると、半導体基板１０１の表面より高く突出する素子分離膜１０９の突出部の高さが低くなる。これは、後続工程で形成されるフローティングゲート用ポリシリコン層の高さにも影響を及ぼす。従って、このような素子分離膜１０９の突出上部が低くならないように、化学的機械的研磨工程の工程条件を制御する。
【００２７】
これにより、第１絶縁膜１０７上の開口部１０４ａにのみ第２絶縁膜１０８が残留することにより、第１及び第２絶縁膜１０７及び１０８からなる素子分離膜１０９が形成される。
【００２８】
前記において、第２絶縁膜１０８は、ＨＤＰ(High Density Plasma)酸化膜で形成するが、全体上部に第２絶縁膜を形成する際にトレンチ（図２ａの１０４）だけでなく開口部１０４が完全に埋め込まれるように２０００〜５０００Åの厚さに形成する。
【００２９】
図３ａを参照すると、パッド窒化膜(図２ｃの１０３)を除去する。パッド窒化膜はリン酸（Ｈ３ＰＯ４）を用いて除去する。これにより、素子分離膜１０９の突出部１０９ａが露出され、素子形成領域ではパッド酸化膜１０２の表面が露出される。
【００３０】
前記工程により、本発明の素子分離膜が形成される。次いで、フラッシュメモリセルを製造する場合、半導体基板上にパッド窒化膜及びパッド酸化膜を除去した後、トンネル酸化膜、フローティンゲート、誘電体膜及びコントロールゲートを形成する。その過程を簡略に説明すると、次の通りである。
【００３１】
図３ｂを参照すると、半導体基板１０１の上部に残留するパッド酸化膜（図１ｈの１０２）を除去した後、素子が形成される活性領域の半導体基板１０１上に７５０〜９００℃の温度でウェット又はドライ酸化方式で５０〜１５０Åの厚さを有するスクリーン酸化膜(Screen oxide)１１０を形成する。スクリーン酸化膜１１０を形成した後、イオン注入工程によって活性領域の半導体基板１０１にウェル（図示せず）を形成し、トランジスタ又はフラッシュメモリセルのような素子のしきい値電圧を調節するためのしきい値電圧調節層（図示せず）を半導体基板１０１の所定の深さに形成する。
【００３２】
前記において、パッド酸化膜（図３ａの１０２）はＨ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合された希釈フッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて除去する。
【００３３】
この際、パッド酸化膜（図３ａの１０２）を除去する過程において、素子分離膜１０９の突出部１０９ａも一定の厚さだけエッチングされる。素子分離膜１０９の突出部１０９ａは、下部より上部が広く形成されるが、パッド酸化膜（図３ａの１０２）を除去する過程で突出部１０９ａの上部が下部よりさらに多くエッチングされることにより、上部の幅と下部の幅とが同様になる。
【００３４】
図３ｃを参照すると、スクリーン酸化膜（図３ｂの１１０）を除去し、全体上部にトンネル酸化膜１１１及びフローティングゲート用第１ポリシリコン層１１２を順次形成する。その後、素子分離膜１０９の突出部１０９ａの表面が露出されるまで化学的機械的研磨を行って第１ポリシリコン層１１２を隔離させる。これにより、第１ポリシリコン層１１２は素子分離膜１０９によって隔離される。
【００３５】
前記において、スクリーン酸化膜（図３ｂの１１０）はＨ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合された希釈フッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて除去する。
【００３６】
一方、トンネル酸化膜１１１は７５０〜８００℃の温度でウェット酸化工程で形成し、その後９００〜９１０℃の温度、窒素雰囲気中で２０〜３０分間アニーリングを行って半導体基板１０１とトンネル酸化膜１１１との界面欠陥密度を最小化する。また、フローティングゲートを形成するための第１ポリシリコン層１１２は、不純物が高濃度でドープされたポリシリコン層で形成する。より詳細に説明すると、ＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスをソースガスとして１.５Ｅ２０〜３.０Ｅ２０ａｔｏｍｓ／ｃｃの不純物がドープされるようにＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で形成する。また、第１ポリシリコン層１１２は、電界が一個所に集中しないようにグレーンサイズを最小化するために、５８０〜６２０℃の温度と０.１〜３Ｔｏｒｒの低い圧力条件で８００〜２０００Åの厚さに形成する。
【００３７】
また、化学的機械的研磨工程は、素子分離膜１０９の突出部１０９ａをエッチング停止層として、第１ポリシリコン層１１２が突出部１０９ａによって完全に隔離できるように実施し、好ましくは第１ポリシリコン層１１２が８００〜１４００Å程度残留するように実施する。
【００３８】
図４ａを参照すると、ＨＦ又はＢＯＥ(Buffered Oxide Etchant)を用いて、第１ポリシリコン層１１２の間に露出された素子分離膜１０９の突出部（図３ｃの１０９ａ）を除去する。これにより、素子分離膜１０９の突出部（図３ｃの１０９ａ）と接していたフローティングゲート用第１ポリシリコン層１１２の側面が露出されてフローティングゲートのカップリング比を増加させることができる。
【００３９】
図４ｂを参照すると、全体上部に誘電体膜１１３、コントロールゲート用第３シリコン層１１４及びシリサイド層１１５を順次形成する。
【００４０】
前記において、誘電体膜１１３は下部酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）及び上部酸化膜（ＳｉＯ２）が順次積層された構造のＯＮＯ構造で形成することができる。また、シリサイド層１１５はタングステンシリサイド（ＷＳｉｘ）層で形成することができる。
【００４１】
この際、ＯＮＯ誘電体膜の下部酸化膜及び上部酸化膜は、耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして形成したＨＴＯ(Hot Temperature Oxide)膜からなり、シリコン窒化膜は６５０〜８００℃の温度、１〜３Ｔｏｒｒの低圧でＤＣＳ（ＳｉＨ２Ｃｌ２）とＮＨ３ガスを用いたＬＰＣＶＤ法によって形成する。誘電体膜１１３をＯＮＯ構造で形成した後には、膜間の界面特性を向上させるために、７５０〜８００℃の温度でウェット酸化方式によってスチームアニール(steam anneal)を行うこともでき、bare Si wafer(Monitoring wafer)基準で酸化目標厚さが１５０〜３００Åとなるように行う。
【００４２】
一方、下部酸化膜、シリコン窒化膜及び上部酸化膜は素子特性に符合される厚さに蒸着するが、それぞれの工程を時間遅延なく(No time delay)行って、自然酸化膜又は不純物によって汚染することを防止する。この際、好ましくは下部酸化膜を３５〜６０Åの厚さに形成し、シリコン窒化膜を５０〜６５Åの厚さに形成し、上部酸化膜を３５〜６０Åの厚さに形成する。
【００４３】
その後、図示してはいないが、シリサイド層１１５の上部に、ＳｉＯｘＮｙ又はＳｉ３Ｎ４からなる反射防止膜（図示せず）を形成した後、コントロールゲートマスクを用いたエッチング工程により反射防止膜、シリサイド層１１５、第３ポリシリコン層１１４及び誘電体膜１１３をパターニングして、第３ポリシリコン層１１４とシリサイド層１１５からなるコントロールゲート１１６を形成する。その次、パターニングされた反射防止膜を用いた自己整列エッチング工程で第１ポリシリコン層１１２をパターニングして、第１ポリシリコン層１１２からなるフローティングゲートを形成する。これにより、フラッシュメモリセルが製造される。
【００４４】
【発明の効果】
上述したように、本発明のフラッシュメモリセルの製造方法によれば、次の効果が得られる。
【００４５】
第１に、素子分離膜を形成する過程で、素子分離領域を定義するための素子分離マスクが一つのみ使用されるので、工程の難易度を低め、工程費用を減らすことができる。
【００４６】
第２に、トレンチの上部角を低い角度の傾斜角で形成することにより、後続工程でトンネル酸化膜又はゲート酸化膜が薄く形成されることを防止するとともに、モウトが発生することを抑制することができる。
【００４７】
第３に、素子分離膜の突出部でフローティングゲート用ポリシリコン層を隔離させた後、突出部を除去してカップリング比を増加させることにより、臨界寸法の変化を最小化して均一なフローティングゲートを形成し、カップリング比の変動を防止することができる。
【００４８】
第４に、フローティングゲートを均一に形成してカップリング比を均一にすることにより、素子の特性を向上させることができる。
【００４９】
第５に、パッド窒化膜の厚さ、素子分離膜の突出部の高さ及び幅、化学的機械的研磨工程の研磨厚さのような工程条件の調節が容易であり、これによりフローティングゲートの表面積調節のような工程マージンを確保することができる。
【００５０】
第６に、複雑な工程又は高価の装備を加えることなく、既存の装備と工程で工程マージンを確保しながら０.１３μｍ級以上の高集積フラッシュメモリセルを容易に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図４】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【符号の説明】
１０１ 半導体基板
１０２ パッド酸化膜
１０３ パッド窒化膜
１０４ａ 開口部
１０４ Ｖ型トレンチ
１０５ａ 絶縁物質層
１０５ 絶縁膜スペーサ
１０６ イオン注入層
１０７ 第１絶縁膜
１０８ 第２絶縁膜
１０９ 素子分離膜
１１０ スクリーン酸化膜
１１１ トンネル酸化膜
１１２ 第１ポリシリコン層
１１３ 誘電体膜
１１４ 第２ポリシリコン層
１１５ シリサイド層
１１６ コントロールゲート
【発明の属する技術分野】
本発明は、半導体素子の素子分離膜形成方法に関し、特に、トレンチの上部角を用いて電界の集中及びモウトの形成を防止することが可能な半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子の製造工程では、半導体基板に形成されたそれぞれの素子を電気的に分離させるために、素子分離領域に素子分離膜を形成する。従来では、ＬＯＣＯＳ(Local Oxidation)工程で素子分離膜を形成したが、素子の集積度が高くなるにつれて、最近は、半導体基板を所定の深さにエッチングしてトレンチを形成した後、トレンチに絶縁物質を埋め込む工程により、素子分離膜を形成する。このような素子分離膜をトレンチ型素子分離膜という。
【０００３】
トレンチ型素子分離膜は、通常、半導体基板上に、素子分離領域を露出させるパッド酸化膜及びパッド窒化膜を形成した後、素子分離領域の半導体基板をエッチングし、その後絶縁物質層を埋め込んで形成する。このため、パッド窒化膜及びパッド酸化膜を除去しても、パッド窒化膜とパッド酸化膜との間に埋め込まれた絶縁物質層はそのまま残留する。これにより、絶縁物質層からなる素子分離膜は、トレンチに埋め込まれた形で形成されると同時に、素子分離領域の幅より狭くて上部が半導体基板の表面より高く突出した形状に形成される。
【０００４】
フラッシュメモリセルを製造する工程においても、素子分離膜を前記トレンチ型素子分離膜に形成する。この際、フローティングゲート用ポリシリコン層をトレンチ素子分離膜の突出部により隔離させるＳＡＦＧ(Self Aligned Floating Gate)工程で形成する。フローティングゲート用ポリシリコン層を素子分離膜の突出部により隔離させると、フローティングゲート間の間隔をよりさらに狭めることができるため、フローティングゲートが形成されるべき領域を最大限確保することができて、フローティングゲートのカップリング比を増加させることができる。
【０００５】
ここで、最も重要なのが、トレンチの上部角の傾斜(Trench top corner slope)を用いて電界の集中及びモウト(Moat)の形成を防止すると共に、トンネル酸化膜又はゲート酸化膜が薄く形成されることを防止することであるが、素子分離膜を形成するためのエッチング工程の工程条件変化によってウェーハ内で局部的にトレンチの上部角に傾斜が形成されないという問題点が発生する。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、素子分離領域にＶ型トレンチを形成し、Ｖ型トレンチの中央部分に、酸化作用を促進させることが可能なイオンを注入した後、酸化工程を行って素子分離領域に、酸化膜からなる絶縁膜を形成し、その後絶縁物質でトレンチを完全に埋め込み、ＬＯＣＯＳ方式で素子分離膜を形成する方法と、トレンチ型素子分離膜を形成する方法とを組み合せた方法によって素子分離膜を形成することにより、トレンチの上部角を傾くように形成して電界の集中及びモウトの形成を防止することが可能な半導体素子の素子分離膜形成方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子の素子分離膜形成方法は、半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、半導体基板の素子分離領域を露出させる開口部を形成する段階と、素子分離領域にＶ型トレンチを形成する段階と、開口部の前記パッド窒化膜の側壁に絶縁膜スペーサを形成する段階と、開口部を介して露出されるＶ型トレンチの底面に酸化促進のためのイオン注入層を形成する段階と、酸化工程により前記Ｖ型トレンチに第１絶縁膜を形成する段階と、第１絶縁膜の上部の開口部を第２絶縁膜で埋め込む段階と、パッド窒化膜及びパッド酸化膜を除去する段階とを含むことを特徴とする。
【０００８】
イオン注入層は砒素を注入して形成することを特徴とする。
【０００９】
この際、砒素は１５〜５０ｋｅＶのエネルギーで注入し、その注入量が１Ｅ１４〜１Ｅ１６ｃｍ−２であることを特徴とする。
【００１０】
酸化工程は酸化目標厚さを３００〜１０００Åに設定して８００〜９５０℃の温度で行い、酸化を促進させるためのイオン注入層によって、第１絶縁膜は１５００〜４０００Åの厚さに形成されることを特徴とする。
【００１１】
第２絶縁膜はＨＤＰ酸化膜からなり、２０００〜５０００Åの厚さに形成されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１３】
図１〜図４は本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００１４】
図１ａを参照すると、半導体基板１０１の全体上部に、結晶欠陥が発生することを抑制し且つ表面処理を施すために、パッド酸化膜１０２及びパッド窒化膜１０３を順次形成する。
【００１５】
パッド酸化膜１０２は７５０〜９００℃の温度範囲でドライ酸化方法又はウェット酸化方法によって５０〜７０Åの厚さに形成する。パッド窒化膜１０３はＬＰＣＶＤ法で７００〜２０００Åの厚さに形成することができる。この際、パッド窒化膜１０３の厚さは、前記の条件に限定されず、後続の工程において化学的機械的研磨工程を最後の工程として素子分離膜を形成した後パッド窒化膜を除去した際、素子分離膜の上部が半導体基板１０１の表面より最大限高く突出するように、工程条件に応じて決定することができる。
【００１６】
一方、パッド酸化膜１０２を形成する前に洗浄工程を行うこともできる。この際、洗浄工程は、Ｈ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合されたフッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて実施し、或いはＮＨ４Ｆ：ＨＦが４：１ないし７：１の比率で混合された混合溶液を１：１００ないし１：３００の比率でＨ２Ｏに希釈させたＢＯＥ(Buffered Oxide Etchant)とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて実施する。
【００１７】
図１ｂを参照すると、素子分離マスクを用いたエッチング工程によりパッド窒化膜１０３及びパッド酸化膜１０２を順次エッチングして、半導体基板１０１の素子分離領域を露出させる開口部１０４ａを形成する。これにより、半導体基板１０１の素子分離領域を露出させるパッド酸化膜１０２及びパッド窒化膜１０３が積層構造で形成される。
【００１８】
その後、開口部１０４ａを介して露出される素子分離領域の半導体基板１０１をエッチングしてＶ型トレンチ１０４を形成する。この際、パッド窒化膜１０３はエッチング面が垂直となるようにして、Ｖ型トレンチ１０４は側壁が２５〜４５°の傾斜角を持つように形成する。
【００１９】
図１ｃを参照すると、パッド窒化膜１０３の開口部１０４ａの側面に絶縁膜スペーサを形成するために、まず全体上部に絶縁物質層１０５ａを形成する。この際、絶縁物質層１０５ａはパッド窒化膜１０３の側壁に形成された絶縁膜スペーサの厚さを考慮して適当な厚さ、好ましくは３００〜１０００Åの厚さに形成される。一方、絶縁物質層１０５ａはパッド窒化膜１０３と同一に窒化物で形成することができる。
【００２０】
図１ｄを参照すると、全面エッチング(Blanket etch)工程によって絶縁物質層（図１ｃの１０５ａ）をパッド窒化膜１０３の開口部１０４ａの側壁にのみ残留させてパッド窒化膜１０３の側壁に絶縁膜スペーサ１０５を形成する。これにより、絶縁膜スペーサ１０５によって開口部１０４ａの幅が狭くなりながら、Ｖ型トレンチ１０４の中央の深い部分のみが露出される。
【００２１】
図２ａを参照すると、後続の酸化工程で酸化を促進させるために、開口部１０４ａを介して露出されるＶ型トレンチ１０４の中央の深い部分に酸化促進のためのイオンを注入する。これにより、Ｖ型トレンチ１０４の中央の深い部分にイオン注入層１０６が形成される。
【００２２】
前記において、Ｖ型トレンチ１０４の中央の深い部分に注入されるイオンとして砒素Ａｓを使用することが可能であり、その注入量は１Ｅ１４〜１Ｅ１６ｃｍ- ２に設定する。一方、イオン注入工程によりイオンを注入する場合、１５〜５０ｋｅＶのエネルギーでイオンを注入する。
【００２３】
図２ｂを参照すると、Ｖ型トレンチ１０４の表面に形成された自然酸化膜（図示せず）を除去するために、洗浄工程を行った後、開口部１０４ａを介して露出されたＶ型トレンチ（図２ａの１０４）の中央に第１絶縁膜１０７を形成する。この際、第１絶縁膜１０７を酸化膜で形成することが可能であり、酸化膜はウェット酸化方式又はドライ酸化方式で酸化工程を行って形成する。
【００２４】
前記において、酸化工程は酸化目標厚さを３００〜１０００Åに設定して８００〜９５０℃の温度で行う。この際、開口部１０４ａを介して露出されたＶ型トレンチ（図２ａの１０４）の中央には、酸化を促進させるためのイオン注入層（図２ａの１０６）が形成されているため、酸化工程が速く行われて１５００〜４０００Åの厚さを有する第１絶縁膜１０７が形成される。
【００２５】
図２ｃを参照すると、全体上部に第２絶縁膜１０８を形成した後、パッド窒化膜１０３上の第２絶縁膜を除去する。この際、パッド窒化膜１０３上の第２絶縁膜はパッド窒化膜１０３を研磨停止層として用いた化学的機械的研磨で除去することができる。
【００２６】
一方、後続工程でパッド窒化膜１０３が完全に除去された後、半導体基板１０１の表面上に突出する素子分離膜１０９の高さは、機械的化学的研磨後の残留するパッド窒化膜１０３の厚さによって決定される。従って、化学的機械的研磨を行う過程でパッド窒化膜１０３上の第２絶縁膜が除去されパッド窒化膜１０３が露出されることにより、パッド窒化膜１０３の上部が過度に除去されると、半導体基板１０１の表面より高く突出する素子分離膜１０９の突出部の高さが低くなる。これは、後続工程で形成されるフローティングゲート用ポリシリコン層の高さにも影響を及ぼす。従って、このような素子分離膜１０９の突出上部が低くならないように、化学的機械的研磨工程の工程条件を制御する。
【００２７】
これにより、第１絶縁膜１０７上の開口部１０４ａにのみ第２絶縁膜１０８が残留することにより、第１及び第２絶縁膜１０７及び１０８からなる素子分離膜１０９が形成される。
【００２８】
前記において、第２絶縁膜１０８は、ＨＤＰ(High Density Plasma)酸化膜で形成するが、全体上部に第２絶縁膜を形成する際にトレンチ（図２ａの１０４）だけでなく開口部１０４が完全に埋め込まれるように２０００〜５０００Åの厚さに形成する。
【００２９】
図３ａを参照すると、パッド窒化膜(図２ｃの１０３)を除去する。パッド窒化膜はリン酸（Ｈ３ＰＯ４）を用いて除去する。これにより、素子分離膜１０９の突出部１０９ａが露出され、素子形成領域ではパッド酸化膜１０２の表面が露出される。
【００３０】
前記工程により、本発明の素子分離膜が形成される。次いで、フラッシュメモリセルを製造する場合、半導体基板上にパッド窒化膜及びパッド酸化膜を除去した後、トンネル酸化膜、フローティンゲート、誘電体膜及びコントロールゲートを形成する。その過程を簡略に説明すると、次の通りである。
【００３１】
図３ｂを参照すると、半導体基板１０１の上部に残留するパッド酸化膜（図１ｈの１０２）を除去した後、素子が形成される活性領域の半導体基板１０１上に７５０〜９００℃の温度でウェット又はドライ酸化方式で５０〜１５０Åの厚さを有するスクリーン酸化膜(Screen oxide)１１０を形成する。スクリーン酸化膜１１０を形成した後、イオン注入工程によって活性領域の半導体基板１０１にウェル（図示せず）を形成し、トランジスタ又はフラッシュメモリセルのような素子のしきい値電圧を調節するためのしきい値電圧調節層（図示せず）を半導体基板１０１の所定の深さに形成する。
【００３２】
前記において、パッド酸化膜（図３ａの１０２）はＨ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合された希釈フッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて除去する。
【００３３】
この際、パッド酸化膜（図３ａの１０２）を除去する過程において、素子分離膜１０９の突出部１０９ａも一定の厚さだけエッチングされる。素子分離膜１０９の突出部１０９ａは、下部より上部が広く形成されるが、パッド酸化膜（図３ａの１０２）を除去する過程で突出部１０９ａの上部が下部よりさらに多くエッチングされることにより、上部の幅と下部の幅とが同様になる。
【００３４】
図３ｃを参照すると、スクリーン酸化膜（図３ｂの１１０）を除去し、全体上部にトンネル酸化膜１１１及びフローティングゲート用第１ポリシリコン層１１２を順次形成する。その後、素子分離膜１０９の突出部１０９ａの表面が露出されるまで化学的機械的研磨を行って第１ポリシリコン層１１２を隔離させる。これにより、第１ポリシリコン層１１２は素子分離膜１０９によって隔離される。
【００３５】
前記において、スクリーン酸化膜（図３ｂの１１０）はＨ２Ｏ：ＨＦが５０：１ないし１００：１の比率で混合された希釈フッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて除去する。
【００３６】
一方、トンネル酸化膜１１１は７５０〜８００℃の温度でウェット酸化工程で形成し、その後９００〜９１０℃の温度、窒素雰囲気中で２０〜３０分間アニーリングを行って半導体基板１０１とトンネル酸化膜１１１との界面欠陥密度を最小化する。また、フローティングゲートを形成するための第１ポリシリコン層１１２は、不純物が高濃度でドープされたポリシリコン層で形成する。より詳細に説明すると、ＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスをソースガスとして１.５Ｅ２０〜３.０Ｅ２０ａｔｏｍｓ／ｃｃの不純物がドープされるようにＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で形成する。また、第１ポリシリコン層１１２は、電界が一個所に集中しないようにグレーンサイズを最小化するために、５８０〜６２０℃の温度と０.１〜３Ｔｏｒｒの低い圧力条件で８００〜２０００Åの厚さに形成する。
【００３７】
また、化学的機械的研磨工程は、素子分離膜１０９の突出部１０９ａをエッチング停止層として、第１ポリシリコン層１１２が突出部１０９ａによって完全に隔離できるように実施し、好ましくは第１ポリシリコン層１１２が８００〜１４００Å程度残留するように実施する。
【００３８】
図４ａを参照すると、ＨＦ又はＢＯＥ(Buffered Oxide Etchant)を用いて、第１ポリシリコン層１１２の間に露出された素子分離膜１０９の突出部（図３ｃの１０９ａ）を除去する。これにより、素子分離膜１０９の突出部（図３ｃの１０９ａ）と接していたフローティングゲート用第１ポリシリコン層１１２の側面が露出されてフローティングゲートのカップリング比を増加させることができる。
【００３９】
図４ｂを参照すると、全体上部に誘電体膜１１３、コントロールゲート用第３シリコン層１１４及びシリサイド層１１５を順次形成する。
【００４０】
前記において、誘電体膜１１３は下部酸化膜（ＳｉＯ２）、シリコン窒化膜（Ｓｉ３Ｎ４）及び上部酸化膜（ＳｉＯ２）が順次積層された構造のＯＮＯ構造で形成することができる。また、シリサイド層１１５はタングステンシリサイド（ＷＳｉｘ）層で形成することができる。
【００４１】
この際、ＯＮＯ誘電体膜の下部酸化膜及び上部酸化膜は、耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして形成したＨＴＯ(Hot Temperature Oxide)膜からなり、シリコン窒化膜は６５０〜８００℃の温度、１〜３Ｔｏｒｒの低圧でＤＣＳ（ＳｉＨ２Ｃｌ２）とＮＨ３ガスを用いたＬＰＣＶＤ法によって形成する。誘電体膜１１３をＯＮＯ構造で形成した後には、膜間の界面特性を向上させるために、７５０〜８００℃の温度でウェット酸化方式によってスチームアニール(steam anneal)を行うこともでき、bare Si wafer(Monitoring wafer)基準で酸化目標厚さが１５０〜３００Åとなるように行う。
【００４２】
一方、下部酸化膜、シリコン窒化膜及び上部酸化膜は素子特性に符合される厚さに蒸着するが、それぞれの工程を時間遅延なく(No time delay)行って、自然酸化膜又は不純物によって汚染することを防止する。この際、好ましくは下部酸化膜を３５〜６０Åの厚さに形成し、シリコン窒化膜を５０〜６５Åの厚さに形成し、上部酸化膜を３５〜６０Åの厚さに形成する。
【００４３】
その後、図示してはいないが、シリサイド層１１５の上部に、ＳｉＯｘＮｙ又はＳｉ３Ｎ４からなる反射防止膜（図示せず）を形成した後、コントロールゲートマスクを用いたエッチング工程により反射防止膜、シリサイド層１１５、第３ポリシリコン層１１４及び誘電体膜１１３をパターニングして、第３ポリシリコン層１１４とシリサイド層１１５からなるコントロールゲート１１６を形成する。その次、パターニングされた反射防止膜を用いた自己整列エッチング工程で第１ポリシリコン層１１２をパターニングして、第１ポリシリコン層１１２からなるフローティングゲートを形成する。これにより、フラッシュメモリセルが製造される。
【００４４】
【発明の効果】
上述したように、本発明のフラッシュメモリセルの製造方法によれば、次の効果が得られる。
【００４５】
第１に、素子分離膜を形成する過程で、素子分離領域を定義するための素子分離マスクが一つのみ使用されるので、工程の難易度を低め、工程費用を減らすことができる。
【００４６】
第２に、トレンチの上部角を低い角度の傾斜角で形成することにより、後続工程でトンネル酸化膜又はゲート酸化膜が薄く形成されることを防止するとともに、モウトが発生することを抑制することができる。
【００４７】
第３に、素子分離膜の突出部でフローティングゲート用ポリシリコン層を隔離させた後、突出部を除去してカップリング比を増加させることにより、臨界寸法の変化を最小化して均一なフローティングゲートを形成し、カップリング比の変動を防止することができる。
【００４８】
第４に、フローティングゲートを均一に形成してカップリング比を均一にすることにより、素子の特性を向上させることができる。
【００４９】
第５に、パッド窒化膜の厚さ、素子分離膜の突出部の高さ及び幅、化学的機械的研磨工程の研磨厚さのような工程条件の調節が容易であり、これによりフローティングゲートの表面積調節のような工程マージンを確保することができる。
【００５０】
第６に、複雑な工程又は高価の装備を加えることなく、既存の装備と工程で工程マージンを確保しながら０.１３μｍ級以上の高集積フラッシュメモリセルを容易に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図４】本発明に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【符号の説明】
１０１ 半導体基板
１０２ パッド酸化膜
１０３ パッド窒化膜
１０４ａ 開口部
１０４ Ｖ型トレンチ
１０５ａ 絶縁物質層
１０５ 絶縁膜スペーサ
１０６ イオン注入層
１０７ 第１絶縁膜
１０８ 第２絶縁膜
１０９ 素子分離膜
１１０ スクリーン酸化膜
１１１ トンネル酸化膜
１１２ 第１ポリシリコン層
１１３ 誘電体膜
１１４ 第２ポリシリコン層
１１５ シリサイド層
１１６ コントロールゲート
Claims (6)
- 半導体基板上にパッド酸化膜及びパッド窒化膜を順次形成した後、前記半導体基板の素子分離領域を露出させる開口部を形成する段階と、前記素子分離領域にＶ型トレンチを形成する段階と、
前記開口部の前記パッド窒化膜の側壁に絶縁膜スペーサを形成する段階と、
前記開口部を介して露出される前記Ｖ型トレンチの底面に酸化促進のためのイオン注入層を形成する段階と、
酸化工程により前記Ｖ型トレンチに第１絶縁膜を形成する段階と、
前記第１絶縁膜上の前記開口部を第２絶縁膜で埋め込む段階と、
前記パッド窒化膜及び前記パッド酸化膜を除去する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。 - 前記イオン注入層は砒素を注入して形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記砒素は１５〜５０ｋｅＶのエネルギーで注入されることを特徴とする請求項２記載の半導体素子の素子分離膜形成方法。
- 前記砒素の注入量は１Ｅ１４〜１Ｅ１６ｃｍ−２であることを特徴とする請求項２又は３記載の半導体素子の素子分離膜形成方法。
- 前記酸化工程は酸化目標厚さを３００〜１０００Åに設定して８００〜９５０℃の温度で行い、酸化を促進させるための前記イオン注入層によって、前記第１絶縁膜は１５００〜４０００Åの厚さに形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
- 前記第２絶縁膜はＨＤＰ酸化膜からなり、２０００〜５０００Åの厚さに形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
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