KR20030094441A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 238000002955 isolation Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000003647 oxidation Effects 0.000 claims abstract description 54
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 54
- 238000005468 ion implantation Methods 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000001737 promoting effect Effects 0.000 claims description 7
- 238000009279 wet oxidation reaction Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000012774 insulation material Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 13
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 셀 영역과 주변 회로 영역의 소자 분리 영역에 트랜치를 형성한 후 주변 회로 영역의 트랜치에 산화를 촉진시킬 수 있는 이온을 주입하여 한번의 산화 공정으로 셀 영역에는 소자 분리막을 얕은 깊이로 형성하고 주변 회로 영역에는 소자 분리막을 깊게 형성함으로써, 셀 영역에서는 소자 분리 영역에 형성되는 공통 소오스 영역의 저항을 낮추고 주변 회로 영역에서는 소자 간에 펀치 쓰루가 발생되는 것을 방지하여 공정을 단순화하면서 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역의 소자 분리막을 서로 다른 깊이로 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
모든 반도체 소자의 제조 공정에서는 반도체 기판에 형성된 각각의 소자를 전기적으로 분리시키기 위하여 소자 분리 영역에 소자 분리막을 형성한다. 종래에는 LOCOS(Local oxidation) 공정으로 소자 분리막을 형성하였으나, 소자의 집적도가 높아짐에 따라, 최근에는 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성한 후 트랜치에 절연 물질을 매립하는 공정으로 소자 분리막을 형성한다. 이러한 소자 분리막을 트랜치형 소자 분리막이라 한다.
플래시 메모리 셀을 제조함에 있어서, 반도체 기판은 플래시 메모리 셀이 형성되는 셀 영역과, 플래시 메모리 셀을 선택하거나 선택된 플래시 메모리 셀에 데이터를 저장/소거/독출하기 위한 주변 회로가 형성되는 주변 회로 영역으로 나뉘어 진다. 이러한 셀 영역이나 주변 회로 영역에도 트랜치형 소자 분리막이 형성되는데, 일반적으로 셀 영역이나 주변 회로 영역에 상관없이 동일한 소자 분리막 형성 공정을 양쪽 영역에 동일하게 적용하여 동일한 깊이의 동일한 소자 분리막을 셀 영역과 주변 회로 영역에 동시에 형성한다.
이때, 주변 회로 영역에서 펀치 쓰루가 발생되는 것을 방지하기 위하여 소자 분리막을 주변 회로 영역 기준으로 깊게 형성하게 되면, 셀 영역에서는 소자 분리막을 제거하고 소자 분리 영역에 이온 주입을 실시하여 형성한 공통 소오스 라인이 깊게 형성되어 공통 소오스 라인의 저항이 증가하는 문제점이 발생된다.
반대로, 설 영역에서 공통 소오스 라인의 저항이 증가하는 것을 방지하기 위하여 소자 분리막을 셀 영역 기준으로 얕게 형성하게 되면, 주변 회로 영역에서는 소자 간에 펀치 쓰루가 발생될 수 있어 오동작이나 불량이 발생될 수 있어 신뢰성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역과 주변 회로 영역의 소자 분리 영역에 트랜치를 형성한 후 주변 회로 영역의 트랜치에 산화를 촉진시킬 수 있는 이온을 주입하여 한번의 산화 공정으로 셀 영역에는 소자 분리막을 얕은 깊이로 형성하고 주변 회로 영역에는 소자 분리막을 깊게 형성함으로써, 셀 영역에서는 소자 분리 영역에 형성되는 공통 소오스 영역의 저항을 낮추고, 주변 회로 영역에서는 소자 간에 펀치 쓰루가 발생되는 것을 방지하여 공정을 단순화하면서 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2d는 이온 주입량과 이온 주입 에너지에 따른 산화 정도의 차이를 설명하기 위한 특성 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판101 : 패드 산화막
102 : 패드 질화막103 : 트랜치
104 : 이온 주입 차단막105 : 산화 촉진 이온 주입층
106a 및 106b : 산화층107 : 고밀도 플라즈마 산화막
108 : 소자 분리막
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 트랜치가 형성된 반도체 기판이 제공되는 단계와, 깊은 소자 분리막이 요구되는 영역에 형성된 트랜치의 측벽 및 저면에 산화 촉진 이온주입층을 형성하는 단계와, 산화 공정을 실시하여 영역별로 트랜치에 서로 다른 두께의 산화층을 형성하는 단계 및 트랜치를 절연 물질층으로 매립하여 산화층 및 절연물질층으로 이루어지면서 영역별로 서로 다른 깊이의 소자 분리막을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 셀 영역과 주변 회로 영역으로 나누어진 반도체 기판(100)의 전체 상부에 결정결함이 발생되는 것을 억제하고 표면 처리를 실시하기 위하여 패드 산화막(101)을 형성한 후 순차적으로 패드 질화막(102)을 형성한다.
패드 산화막(101)은 70 내지 100Å의 두께로 형성하며, 750 내지 800℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다. 또한, 패드 질화막(102)은 900 내지 2000Å의 두께로 형성하며, LP-CVD(Low Pressure Chemical Vapor Deposition)법을 이용하여 형성할 수 있다.
한편, 패드 산화막(101)을 형성하기 전에 세정 공정을 실시할 수도 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.
도 1b를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(102) 및 패드 산화막(101)을 순차적으로 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(100)의 소자 분리 영역을 노출시키는 패드 산화막(101) 및 패드 질화막(102)이 적층 구조로 형성된다.
이후, 반도체 기판(100)의 노출된 영역을 식각하여 소정의 깊이로 트랜치(103)를 형성한다. 이때, 트랜치(103)는 측벽이 80 내지 85°의 경사각을 갖도록 형성하며, 트랜치(103)는 셀 영역을 기준으로 하는 깊이로 형성하거나, 셀 영역과 주변 회로 영역의 목표 깊이의 중간 깊이로 형성할 수도 있다.
도 1c를 참조하면, 셀 영역의 트랜치(103)를 포함한 전체 상부에 이온 주입 차단막(104)을 형성하여 주변 회로 영역의 트랜치(103)만을 노출시킨다. 이후, 후속 산화 공정에서 주변 회로 영역의 트랜치(103)의 측벽 및 저면이 활발하게 산화되도록 하기 위하여, 이온 주입 공정으로 주변 회로 영역의 트랜치(103)의 측벽 및 저면에 산화 촉진을 위한 이온을 주입한다. 산화를 촉진시키기 위한 이온으로는 비소(Arsenic; AS)를 이용하며, 3 내지 15eV의 에너지로 1E14 내지 2E15cm-2의 As를 수입한다.
도 1d를 참조하면, 이온 주입 공정에 의해 주변 회로 영역의 트랜치(103)의 측벽 및 저면에는 산화 촉진 이온 주입층(105)이 형성된다. 이때, 트랜치(103)의 측벽은 소정의 경사각을 가지며 산화 촉진 이온 주입층(105)은 이온 주입 공정으로 형성되므로, 산화 촉진 이온 주입층(105)은 트랜치(103)의 측벽보다 저면에 두껍게 형성된다. 이후, 이온 주입 차단막(도 1c의 104)을 제거하여 셀 영역의 트랜치(103)도 노출시킨다.
도 1e를 참조하면, 반도체 기판(100)에 트랜치(103)를 형성하는 과정에서 식각 공정에 의해 트랜치(103)의 측벽 및 저면에 발생된 식각 손상을 제거하고, 트랜치(103)의 상부 및 저면 모서리를 둥글게 형성하기 위하여 셀 영역과 주변 회로 영역의 트랜치(103)가 모두 노출된 상태에서 산화 공정을 실시한다. 산화 공정은 800 내지 1100℃의 온도에서 건식 또는 습식 산화 방식으로 실시하며, 목표 산화 두께는 30 내지 150Å으로 한다. 하지만, 목표 산화 두께는 상기의 두께에 한정되지 않고 셀 영역을 기준으로 할 경우와 주변 회로 영역을 기준으로 할 경우에 따라서 목표 산화 두께를 결정할 수 있다. 이로 인하여, 반도체 기판(100)의 노출된 표면이 산화되면서 트랜치(103)의 측벽 및 저면에 산화층(106a 및 106b)이 형성된다.
이때, 주변 회로 영역의 트랜치(103)에는 산화 촉진 이온 주입층(도 1d의 105)이 형성된 상태에서 산화 공정이 실시되기 때문에, 셀 영역보다 주변 회로 영역의 트랜치(103)에서 산화가 활발하게 진행되어 셀 영역의 산화층(106a)보다 주변 회로 영역의 산화층(106b)이 두껍게 형성되면서 깊게 형성된다.
도 2a 내지 도 2d를 참조하여, 산화 촉진 이온 주입층을 형성하는 공정 조건에 따라 산화 공정에서 트랜치의 저면이 산화되는 정도를 보다 자세하게 설명하면 다음과 같다. 도 2a 내지 도 2d는 이온 주입 량과 이온 주입 에너지에 따른 산화 정도의 차이를 설명하기 위한 특성 그래프들이다. 이 중에서도, 도 2a는 As의 이온 주입량을 3E15cm-2으로 설정해 놓은 상태에서 이온 주입 에너지에 따른 산화 정도의 차이를 나타내는 특성 그래프이다. 도 2b는 As의 이온 주입량을 2E15cm-2으로 설정해 놓은 상태에서 이온 주입 에너지에 따른 산화 정도의 차이를 나타내는 특성 그래프이다. 도 2c는 As의 이온 주입 에너지를 30keV으로 설정해 놓은 상태에서 이온 주입량에 따른 산화 정도의 차이를 나타내는 특성 그래프이다. 도 2d는 As의 이온 주입 에너지를 20keV으로 설정해 놓은 상태에서 이온 주입량에 따른 산화 정도의 차이를 나타내는 특성 그래프이다.
도 2a 및 도 2b를 참조하면, 30keV의 이온 주입 에너지로 3E15cm-2및 2E15cm-2의 As를 각각 주입한 상태에서 산화 공정을 실시한 경우, As의 주입량에 비례하여 3E15cm-2의 As를 주입한 상태에서 산화 공정을 실시한 경우에 산화 작용이 2E15cm-2의 As를 주입한 경우보다 활발하게 진해되어 산화 두께가 더 두꺼운 것을알 수 있다. 마찬가지로, 20keV의 이온 주입 에너지로 3E15cm-2및 2E15cm-2의 As를 각각 주입한 상태에서 산화 공정을 실시한 경우에도, As의 주입량에 비례하여 3E15cm-2의 As를 주입한 상태에서 산화 공정을 실시한 경우에 산화 작용이 2E15cm-2의 As를 주입한 경우보다 활발하게 진해되어 산화 두께가 더 두꺼운 것을 알 수 있다. 이는, 많은 주입량으로 As를 주입하여 반도체 기판에 많은 량의 As가 존재할 경우에 산화 작용이 보다 더 활발하게 진행되는 것을 보여준다.
도 2c 및 도 2d를 참조하면, 30keV 및 20keV의 이온 주입 에너지로 3E15cm-2의 As를 각각 주입한 상태에서 산화 공정을 실시한 경우, 이온 주입 에너지에 반비례하여 20keV의 에너지로 As를 주입한 상태에서 산화 공정을 실시한 경우에 산화 작용이 30keV의 에너지로 As를 주입한 경우보다 활발하게 진해되어 산화 두께가 더 두꺼운 것을 알 수 있다. 마찬가지로, 30keV 및 20keV의 이온 주입 에너지로 2E15cm-2의 As를 각각 주입한 상태에서 산화 공정을 실시한 경우에도, 이온 주입 에너지에 반비례하여 20keV의 에너지로 As를 주입한 상태에서 산화 공정을 실시한 경우에 산화 작용이 30keV의 에너지로 As를 주입한 경우보다 활발하게 진해되어 산화 두께가 더 두꺼운 것을 알 수 있다. 이는, 낮은 이온 주입 에너지로 As를 주입하여 반도체 기판의 노출된 표면에 As가 많이 존재할 경우에 산화 작용이 보다 더 활발하게 진행되는 것을 보여준다.
이로써, 셀 영역보다 주변 회로 영역의 소자 분리막의 깊이가 더 깊어지게된다. 한편, 산화 촉진 이온 주입층(도 1d의 105)은 트랜치(103)의 저면에서 두껍게 형성되고 측벽에서는 얇게 형성되기 때문에, 측벽방향으로의 산화는 저면방향으로의 산화에 비하여 덜 활발하게 진행되므로 소자가 형성되는 활성 영역에 큰 영향을 주지 않는다.
도 1f를 참조하면, 패드 산화막(101) 및 패드 질화막(102) 사이의 공간과 트랜치가 완전히 매립되도록 전체 상부에 절연 물질층을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막(107)으로 형성하되, 4000 내지 10000Å의 두께로 형성한다. 고밀도 플라즈마 산화막(107)을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(102) 상부의 고밀도 플라즈마 산화막을 제거한다. 이때, 고밀도 플라즈마 산화막뿐만 아니라, 패드 질화막(102)의 일부를 제거하여 패드 질화막(102)이 목표 두께만큼만 잔류하도록 화학적 기계적 연마를 실시한다. 이로써, 산화층(106a 또는 106b)과 고밀도 플라즈마 산화막(107)으로 이루어진 소자 분리막(108)이 셀 영역과 주변 회로 영역에서 각각 서로 다른 깊이로 형성된다.
한편, 잔류하는 패드 질화막(102)의 두께에 의해 후속 공정에서 패드 질화막(102)이 완전히 제거된 후 돌출되는 소자 분리막(108)의 높이가 결정되며, 후속 공정에서 가장 자리가 소자 분리막(108)과 중첩되도록 형성될 플로팅 게이트용 실리콘층(도시되지 않음)의 표면적이 돌출된 소자 분리막(108)의 높이에 따라 결정되므로, 이를 감안하여 패드 질화막(102)을 적절한 두께로 잔류시킨다.
이후, 도면에는 도시되어 있지 않지만, 패드 질화막(102) 및 패드산화막(101)을 제거한다.
상술한 바와 같이, 본 발명은 동일한 산화 공정을 적용하여 셀 영역과 소자 분리 영역에 서로 다른 깊이를 갖는 소자 분리막을 한번에 형성할 수 있어 공정을 단순화하면서 셀 영역과 소자 분리 영역에 형성되는 소자들의 전기적 특성을 향상시킬 수 있으며, 산화 촉진 이온주입층을 형성하기 위하여 주입되는 이온의 양을 조절하여 산화되는 정도를 조절함으로써 공정 마진을 확보하기가 용이하고 공정의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 트랜치가 형성된 반도체 기판이 제공되는 단계;깊은 소자 분리막이 요구되는 영역에 형성된 상기 트랜치의 측벽 및 저면에 산화 촉진 이온주입층을 형성하는 단계;산화 공정을 실시하여 영역별로 트랜치에 서로 다른 두께의 산화층을 형성하는 단계; 및상기 트랜치를 절연 물질층으로 매립하여 상기 산화층과 상기 절연물질층으로 이루어지면서 영역별로 서로 다른 깊이의 소자 분리막을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트랜치는 측벽이 80 내지 85°의 경사각을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화 촉진 이온 주입층은 As를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 As는 3 내지 15eV의 에너지로 1E14 내지 2E15cm-2의 양이 주입되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화 공정은 800 내지 1100℃의 온도에서 건식 또는 습식 산화 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 산화 공정은 상기 셀 영역을 기준으로 할 경우와 상기 주변 회로 영역을 기준으로 할 경우에 따라서 목표 산화 두께를 결정하는 것을 특징으로 하는 명칭.
- 제 1 항에 있어서,상기 산화층은 주변 회로 영역의 트랜치의 측벽보다 저면에서 보다 더 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0031262A KR100427538B1 (ko) | 2002-06-04 | 2002-06-04 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0031262A KR100427538B1 (ko) | 2002-06-04 | 2002-06-04 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030094441A true KR20030094441A (ko) | 2003-12-12 |
| KR100427538B1 KR100427538B1 (ko) | 2004-04-28 |
Family
ID=32385803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0031262A KR100427538B1 (ko) | 2002-06-04 | 2002-06-04 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100427538B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613459B1 (ko) * | 2005-04-04 | 2006-08-17 | 주식회사 하이닉스반도체 | 반도체소자의 트랜치 소자분리막 형성방법 |
| KR100746223B1 (ko) * | 2005-09-09 | 2007-08-03 | 삼성전자주식회사 | 반도체소자의 트렌치 소자분리 방법 |
| KR101032562B1 (ko) * | 2010-02-01 | 2011-05-06 | 엘지이노텍 주식회사 | 모터 커버조립체 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525915B1 (ko) * | 2002-07-12 | 2005-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
| US4255207A (en) * | 1979-04-09 | 1981-03-10 | Harris Corporation | Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation |
| JPS594136A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62213258A (ja) * | 1986-03-14 | 1987-09-19 | Nec Corp | 半導体装置の製造方法 |
| JPH02194543A (ja) * | 1989-01-23 | 1990-08-01 | Nec Corp | 半導体装置の製造方法 |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| KR100350810B1 (ko) * | 2000-09-21 | 2002-09-05 | 삼성전자 주식회사 | 트렌치 소자 분리형 반도체 장치 및 그 형성방법 |
-
2002
- 2002-06-04 KR KR10-2002-0031262A patent/KR100427538B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613459B1 (ko) * | 2005-04-04 | 2006-08-17 | 주식회사 하이닉스반도체 | 반도체소자의 트랜치 소자분리막 형성방법 |
| KR100746223B1 (ko) * | 2005-09-09 | 2007-08-03 | 삼성전자주식회사 | 반도체소자의 트렌치 소자분리 방법 |
| KR101032562B1 (ko) * | 2010-02-01 | 2011-05-06 | 엘지이노텍 주식회사 | 모터 커버조립체 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100427538B1 (ko) | 2004-04-28 |
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