JP2003197784A - フラッシュメモリセルの製造方法 - Google Patents
フラッシュメモリセルの製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Abstract
(57)【要約】
【課題】 フローティングゲートのカップリング比を最
大限確保し且つより小さいサイズの素子を実現すること
が可能なフラッシュメモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上にパッド酸化膜及びパッド
窒化膜を形成する段階と、前記半導体基板にトレンチを
形成する段階と、全体構造上にトレンチ絶縁膜を形成し
た後、第１平坦化工程を行って前記トレンチ絶縁膜を孤
立させる段階と、前記パッド窒化膜を除去して前記トレ
ンチ絶縁膜の所定の部位を突出させる段階と、前記トレ
ンチ絶縁膜の突出部を所定の幅にエッチングするための
エッチング工程を行う段階と、全体構造上に第１ポリシ
リコン層を形成した後、第２平坦化工程を行ってフロー
ティングゲートを形成する段階と、全体構造上に誘電体
膜及び第２ポリシリコン層を形成した後、エッチング工
程を行ってコントロールゲートを形成する段階とを含ん
でなる。
大限確保し且つより小さいサイズの素子を実現すること
が可能なフラッシュメモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上にパッド酸化膜及びパッド
窒化膜を形成する段階と、前記半導体基板にトレンチを
形成する段階と、全体構造上にトレンチ絶縁膜を形成し
た後、第１平坦化工程を行って前記トレンチ絶縁膜を孤
立させる段階と、前記パッド窒化膜を除去して前記トレ
ンチ絶縁膜の所定の部位を突出させる段階と、前記トレ
ンチ絶縁膜の突出部を所定の幅にエッチングするための
エッチング工程を行う段階と、全体構造上に第１ポリシ
リコン層を形成した後、第２平坦化工程を行ってフロー
ティングゲートを形成する段階と、全体構造上に誘電体
膜及び第２ポリシリコン層を形成した後、エッチング工
程を行ってコントロールゲートを形成する段階とを含ん
でなる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルの製造方法に関し、特に、フラッシュメモリセルの
カップリング比を増加させることが可能な自己整列フロ
ーティングゲート(Self-aligned floating gate)形成方
法に関する。
セルの製造方法に関し、特に、フラッシュメモリセルの
カップリング比を増加させることが可能な自己整列フロ
ーティングゲート(Self-aligned floating gate)形成方
法に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリセル(flash m
emory cell)は素子分離工程としてＳＴＩ(shallow tren
ch isolation)工程を用いて実現しているが、マスクパ
ターニング(mask patterning)を用いたフローティング
ゲートのアイソレーション(isolation)工程時にマスク
臨界寸法(critical dimension;ＣＤ)の変化(variation)
によってウェーハ均一性(wafer uniformity)が非常に不
良であって均一なフローティングゲートの実現が容易で
なく、カップリング比(coupling ratio)の変化によって
メモリセルのプログラム及び消去フェール(fail)などの
問題が発生している。
emory cell)は素子分離工程としてＳＴＩ(shallow tren
ch isolation)工程を用いて実現しているが、マスクパ
ターニング(mask patterning)を用いたフローティング
ゲートのアイソレーション(isolation)工程時にマスク
臨界寸法(critical dimension;ＣＤ)の変化(variation)
によってウェーハ均一性(wafer uniformity)が非常に不
良であって均一なフローティングゲートの実現が容易で
なく、カップリング比(coupling ratio)の変化によって
メモリセルのプログラム及び消去フェール(fail)などの
問題が発生している。
【０００３】さらに、高集積化される設計特性上、０.
１３μｍ以下の小さいスペース具現時にマスク工程が一
層難しくなって均一なフローティングゲートの実現が重
要な要素として作用するフラッシュメモリセル製造工程
が一層さらに難しくなっている。また、フローティング
ゲートが均一に形成されない場合、カップリング比の差
異が激しくなってメモリセルのプログラム及び消去時に
過消去(over erase)などの問題が発生することにより、
素子特性に悪い影響を及ぼしており、マスク工程の増加
によって製品の歩留まり低下及びコスト上昇の原因にな
っている。
１３μｍ以下の小さいスペース具現時にマスク工程が一
層難しくなって均一なフローティングゲートの実現が重
要な要素として作用するフラッシュメモリセル製造工程
が一層さらに難しくなっている。また、フローティング
ゲートが均一に形成されない場合、カップリング比の差
異が激しくなってメモリセルのプログラム及び消去時に
過消去(over erase)などの問題が発生することにより、
素子特性に悪い影響を及ぼしており、マスク工程の増加
によって製品の歩留まり低下及びコスト上昇の原因にな
っている。
【０００４】
【発明が解決しようとする課題】従って、本発明は、か
かる問題を解決するために創案されたもので、その目的
は、トレンチを埋め込むためのトレンチ絶縁膜の形成前
後に実施されるウォール犠牲酸化工程、ウォール酸化工
程及びトレンチ絶縁膜洗浄工程を調節して所望のスペー
スだけトレンチ絶縁膜をエッチングすることにより、フ
ローティングゲートのカップリング比を最大限確保し且
つより小さいサイズの素子を実現することが可能なフラ
ッシュメモリセルの製造方法を提供することにある。
かる問題を解決するために創案されたもので、その目的
は、トレンチを埋め込むためのトレンチ絶縁膜の形成前
後に実施されるウォール犠牲酸化工程、ウォール酸化工
程及びトレンチ絶縁膜洗浄工程を調節して所望のスペー
スだけトレンチ絶縁膜をエッチングすることにより、フ
ローティングゲートのカップリング比を最大限確保し且
つより小さいサイズの素子を実現することが可能なフラ
ッシュメモリセルの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のフラッシュメモリセルの製造方法は、半導
体基板上にパッド酸化膜及びパッド窒化膜を形成する段
階と、前記半導体基板にトレンチを形成する段階と、全
体構造上にトレンチ絶縁膜を形成した後、第１平坦化工
程を行って前記トレンチ絶縁膜を孤立させる段階と、前
記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の
部位を突出させる段階と、前記トレンチ絶縁膜の突出部
を所定の幅にエッチングするためのエッチング工程を行
う段階と、全体構造上に第１ポリシリコン層を形成した
後、第２平坦化工程を行ってフローティングゲートを形
成する段階と、全体構造上に誘電体膜及び第２ポリシリ
コン層を形成した後、エッチング工程を行ってコントロ
ールゲートを形成する段階とを含んでなることを特徴と
する。
に、本発明のフラッシュメモリセルの製造方法は、半導
体基板上にパッド酸化膜及びパッド窒化膜を形成する段
階と、前記半導体基板にトレンチを形成する段階と、全
体構造上にトレンチ絶縁膜を形成した後、第１平坦化工
程を行って前記トレンチ絶縁膜を孤立させる段階と、前
記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の
部位を突出させる段階と、前記トレンチ絶縁膜の突出部
を所定の幅にエッチングするためのエッチング工程を行
う段階と、全体構造上に第１ポリシリコン層を形成した
後、第２平坦化工程を行ってフローティングゲートを形
成する段階と、全体構造上に誘電体膜及び第２ポリシリ
コン層を形成した後、エッチング工程を行ってコントロ
ールゲートを形成する段階とを含んでなることを特徴と
する。
【０００６】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【０００７】図１乃至図６は本発明の実施例に係るフラ
ッシュメモリセルの製造方法を説明するために示すフラ
ッシュメモリセルの断面図である。
ッシュメモリセルの製造方法を説明するために示すフラ
ッシュメモリセルの断面図である。
【０００８】図１（ａ）を参照すると、半導体基板１０
上にパッド酸化膜１２及びパッド窒化膜１４が順次形成
される。この際、パッド酸化膜１２は、前記半導体基板
１０の上部表面の結晶欠陥を抑制し、或いは表面処理も
しくは後続工程によって形成されるパッド窒化膜１４の
ストレスを緩和するために、７００℃以上、且つ９５０
℃以下の温度で乾式または湿式酸化方式を行うことによ
り、７０Å以上、且つ２００Å以下の厚さに形成され
る。パッド窒化膜１４はＬＰ−ＣＶＤ(Low Pressure-Ch
emical Vaper Deposition)法で２０００Å以上、且つ３
５００Å以下の厚さに比較的厚く形成される。
上にパッド酸化膜１２及びパッド窒化膜１４が順次形成
される。この際、パッド酸化膜１２は、前記半導体基板
１０の上部表面の結晶欠陥を抑制し、或いは表面処理も
しくは後続工程によって形成されるパッド窒化膜１４の
ストレスを緩和するために、７００℃以上、且つ９５０
℃以下の温度で乾式または湿式酸化方式を行うことによ
り、７０Å以上、且つ２００Å以下の厚さに形成され
る。パッド窒化膜１４はＬＰ−ＣＶＤ(Low Pressure-Ch
emical Vaper Deposition)法で２０００Å以上、且つ３
５００Å以下の厚さに比較的厚く形成される。
【０００９】図１（ｂ）を参照すると、アイソレーショ
ン（ＩＳＯ）マスクを用いたＳＴＩ工程を行って、前記
パッド窒化膜１４及びパッド酸化膜１２を含んだ半導体
基板１０の所定の部位をエッチングすることにより、半
導体基板１０の所定の部位が凹むようにトレンチ１６が
形成される。これにより、半導体基板１０はトレンチ１
６によって活性領域と非活性領域（即ち、トレンチが形
成された領域）に分離される。活性領域は図示の如く
「Ｗ１」サイズのマスク臨界寸法ＣＤ(criticaldimensi
on）を有する。
ン（ＩＳＯ）マスクを用いたＳＴＩ工程を行って、前記
パッド窒化膜１４及びパッド酸化膜１２を含んだ半導体
基板１０の所定の部位をエッチングすることにより、半
導体基板１０の所定の部位が凹むようにトレンチ１６が
形成される。これにより、半導体基板１０はトレンチ１
６によって活性領域と非活性領域（即ち、トレンチが形
成された領域）に分離される。活性領域は図示の如く
「Ｗ１」サイズのマスク臨界寸法ＣＤ(criticaldimensi
on）を有する。
【００１０】この際、トレンチ１６の内部傾斜面は６０
°以上、且つ８５°以下程度の傾斜角αを有し、パッド
窒化膜１４は後続工程によって形成されるフローティン
グゲート用第１ポリシリコン層の傾斜と後続エッチング
工程時のエッチングマージンを考慮し、ほぼ垂直なプロ
ファイルを有するように形成される。
°以上、且つ８５°以下程度の傾斜角αを有し、パッド
窒化膜１４は後続工程によって形成されるフローティン
グゲート用第１ポリシリコン層の傾斜と後続エッチング
工程時のエッチングマージンを考慮し、ほぼ垂直なプロ
ファイルを有するように形成される。
【００１１】図１（ｃ）を参照すると、ウォール(wall)
犠牲(sacrificial;ＳＡＣ)酸化工程を乾式または湿式酸
化方式で行ってトレンチ１６内部面のシリコンを酸化さ
せることにより、犠牲酸化膜１８が形成される。
犠牲(sacrificial;ＳＡＣ)酸化工程を乾式または湿式酸
化方式で行ってトレンチ１６内部面のシリコンを酸化さ
せることにより、犠牲酸化膜１８が形成される。
【００１２】この際、ウォール犠牲酸化工程は、トレン
チ１６内部面のエッチング損傷を補償し、最上端部位
（即ち、パッド酸化膜１２と接触する部位）をラウンデ
ィング状に形成し、後続工程で形成されるトレンチ絶縁
膜（即ち、フィールド酸化膜）とフローティングゲート
間のオーバーラップを最大に確保するために、７００℃
以上、且つ１０００℃以下で乾式または湿式酸化方式に
よって行われるが、酸化時間(oxidation time)を調節
し、最適化された犠牲酸化膜１８の厚さが確保されるよ
うに実施される。
チ１６内部面のエッチング損傷を補償し、最上端部位
（即ち、パッド酸化膜１２と接触する部位）をラウンデ
ィング状に形成し、後続工程で形成されるトレンチ絶縁
膜（即ち、フィールド酸化膜）とフローティングゲート
間のオーバーラップを最大に確保するために、７００℃
以上、且つ１０００℃以下で乾式または湿式酸化方式に
よって行われるが、酸化時間(oxidation time)を調節
し、最適化された犠牲酸化膜１８の厚さが確保されるよ
うに実施される。
【００１３】即ち、トレンチ絶縁膜とフローティングゲ
ートとのオーバーラップを最大に確保するには、少なく
とも犠牲酸化膜１８が１５０Å以上、且つ３００Å以下
の厚さに形成されなければならないが、このために、蒸
着ターゲットを１５０Å以上、且つ３００Å以下の厚さ
に設定してウォール犠牲酸化工程を行う。これにより、
犠牲酸化膜１８は１５０Å以上、且つ３００Å以下の厚
さに形成され、活性領域は「Ｗ２」（Ｗ２＜Ｗ１）のマ
スク臨界寸法ＣＤを有する。
ートとのオーバーラップを最大に確保するには、少なく
とも犠牲酸化膜１８が１５０Å以上、且つ３００Å以下
の厚さに形成されなければならないが、このために、蒸
着ターゲットを１５０Å以上、且つ３００Å以下の厚さ
に設定してウォール犠牲酸化工程を行う。これにより、
犠牲酸化膜１８は１５０Å以上、且つ３００Å以下の厚
さに形成され、活性領域は「Ｗ２」（Ｗ２＜Ｗ１）のマ
スク臨界寸法ＣＤを有する。
【００１４】一方、トレンチ絶縁膜とフローティングゲ
ートとのオーバーラップを考慮しない場合には、ウォー
ル犠牲酸化工程の蒸着ターゲットを調節して、犠牲酸化
膜１８が７０Å以上、且つ１５０Å以下の厚さに形成さ
れるようにする。
ートとのオーバーラップを考慮しない場合には、ウォー
ル犠牲酸化工程の蒸着ターゲットを調節して、犠牲酸化
膜１８が７０Å以上、且つ１５０Å以下の厚さに形成さ
れるようにする。
【００１５】図２（ａ）を参照すると、犠牲酸化膜１８
の厚さをターゲットにした洗浄工程を行って犠牲酸化膜
１８を除去した後、ウォール酸化工程を行うことによ
り、ウォール酸化膜２０が形成される。
の厚さをターゲットにした洗浄工程を行って犠牲酸化膜
１８を除去した後、ウォール酸化工程を行うことによ
り、ウォール酸化膜２０が形成される。
【００１６】この際、ウォール酸化工程は、トレンチ１
６内部面の損傷を補償し、トレンチ絶縁膜とフローティ
ングゲートとのオーバーラップを４０％〜７０％（即
ち、３００Å〜７００Å）に確保するため、蒸着ターゲ
ットを３００Å以上、且つ６００Å以下にして８００℃
以上、且つ１０００℃以下の温度で湿式酸化方式によっ
て行われる。これにより、ウォール酸化膜２０は３００
Å以上、且つ６００Å以下（好ましくは、１００Å以
上、且つ２００Å以下）の厚さに形成され、活性領域は
「Ｗ３」（Ｗ３＜Ｗ２）のマスク臨界寸法（ＣＤ）を有
する。
６内部面の損傷を補償し、トレンチ絶縁膜とフローティ
ングゲートとのオーバーラップを４０％〜７０％（即
ち、３００Å〜７００Å）に確保するため、蒸着ターゲ
ットを３００Å以上、且つ６００Å以下にして８００℃
以上、且つ１０００℃以下の温度で湿式酸化方式によっ
て行われる。これにより、ウォール酸化膜２０は３００
Å以上、且つ６００Å以下（好ましくは、１００Å以
上、且つ２００Å以下）の厚さに形成され、活性領域は
「Ｗ３」（Ｗ３＜Ｗ２）のマスク臨界寸法（ＣＤ）を有
する。
【００１７】一方、犠牲酸化膜１８を除去するための洗
浄工程は、トレンチ絶縁膜とフローティングゲートとの
オーバーラップを考慮して実施するが、一般に、ＤＨＦ
(Diluted HF；５０：１の比率で Ｈ２Ｏで希釈したＨＦ
溶液)またはＢＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ
４Ｆを１００：１または３００：１で混合した溶液)と
ＳＣ−１(ＨＮ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液を所定の
比率で混合した溶液)を用いて行われる。また、トレン
チ絶縁膜とフローティングゲートとのオーバーラップを
考慮しない場合には、ウォール酸化工程の蒸着ターゲッ
トを調節して、ウォール酸化膜２０が１００Å以上、且
つ２００Å以下の厚さに形成されるようにする。
浄工程は、トレンチ絶縁膜とフローティングゲートとの
オーバーラップを考慮して実施するが、一般に、ＤＨＦ
(Diluted HF；５０：１の比率で Ｈ２Ｏで希釈したＨＦ
溶液)またはＢＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ
４Ｆを１００：１または３００：１で混合した溶液)と
ＳＣ−１(ＨＮ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液を所定の
比率で混合した溶液)を用いて行われる。また、トレン
チ絶縁膜とフローティングゲートとのオーバーラップを
考慮しない場合には、ウォール酸化工程の蒸着ターゲッ
トを調節して、ウォール酸化膜２０が１００Å以上、且
つ２００Å以下の厚さに形成されるようにする。
【００１８】図２（ｂ）を参照すると、全体構造上にＤ
ＣＳ（ＳｉＨ２Ｃｌ２-）を基本とするＨＴＯ(High Tem
perature Oxide)を薄く蒸着した後、高温で緻密化工程
を行うことにより、５０Å以上、且つ５００Å以下の厚
さにライナー酸化膜２２が形成される。
ＣＳ（ＳｉＨ２Ｃｌ２-）を基本とするＨＴＯ(High Tem
perature Oxide)を薄く蒸着した後、高温で緻密化工程
を行うことにより、５０Å以上、且つ５００Å以下の厚
さにライナー酸化膜２２が形成される。
【００１９】この際、緻密化工程はＮ２雰囲気で９００
℃以上、且つ１１００℃以下の高温で２０分以上、且つ
３０分間以下で実施される。これにより、ライナー酸化
膜２２の組織が緻密になってエッチング抵抗性が増加す
るにつれて、ＳＴＩ(shallowtrench isolation)工程時
に発生するモウトの形成を抑制すると共に、漏洩電流(l
eakage current)を防止することができる。ここで、ラ
イナー酸化膜２２を緻密化するための緻密化工程は後続
のトレンチ絶縁膜形成後に行なうこともできる。
℃以上、且つ１１００℃以下の高温で２０分以上、且つ
３０分間以下で実施される。これにより、ライナー酸化
膜２２の組織が緻密になってエッチング抵抗性が増加す
るにつれて、ＳＴＩ(shallowtrench isolation)工程時
に発生するモウトの形成を抑制すると共に、漏洩電流(l
eakage current)を防止することができる。ここで、ラ
イナー酸化膜２２を緻密化するための緻密化工程は後続
のトレンチ絶縁膜形成後に行なうこともできる。
【００２０】図３（ａ）を参照すると、全体構造上にト
レンチ１６を埋め込むように、ＨＤＰ(High Density Pl
asma)酸化膜を用いた蒸着工程を行うことにより、４０
００Å以上、且つ１００００Å以下の厚さにトレンチ絶
縁膜２４が形成される。この際、トレンチ絶縁膜２４を
蒸着するための蒸着工程としては、トレンチ１６内にボ
イド(void)が発生しないようにギャップフィリング(gap
filling)工程が行われる。
レンチ１６を埋め込むように、ＨＤＰ(High Density Pl
asma)酸化膜を用いた蒸着工程を行うことにより、４０
００Å以上、且つ１００００Å以下の厚さにトレンチ絶
縁膜２４が形成される。この際、トレンチ絶縁膜２４を
蒸着するための蒸着工程としては、トレンチ１６内にボ
イド(void)が発生しないようにギャップフィリング(gap
filling)工程が行われる。
【００２１】図３（ｂ）を参照すると、全体構造上にパ
ッド窒化膜１４をエッチングストップ層として平坦化工
程(ＣＭＰ:chemical mechanical polishing)を行ってト
レンチ絶縁膜２４を研磨することにより、パッド窒化膜
１４を境界としてトレンチ絶縁膜２４が孤立する。この
際、平坦化工程ＣＭＰはパッド窒化膜１４がオーバーエ
ッチングされないように行われる。
ッド窒化膜１４をエッチングストップ層として平坦化工
程(ＣＭＰ:chemical mechanical polishing)を行ってト
レンチ絶縁膜２４を研磨することにより、パッド窒化膜
１４を境界としてトレンチ絶縁膜２４が孤立する。この
際、平坦化工程ＣＭＰはパッド窒化膜１４がオーバーエ
ッチングされないように行われる。
【００２２】次に、パッド窒化膜１４の上部表面に残在
するＨＤＰ酸化膜を除去するために洗浄工程を行うが、
この洗浄工程時にトレンチ絶縁膜２４がオーバーエッチ
ングされないように調節してトレンチ絶縁膜２４の高さ
(height)減少を最小化する。
するＨＤＰ酸化膜を除去するために洗浄工程を行うが、
この洗浄工程時にトレンチ絶縁膜２４がオーバーエッチ
ングされないように調節してトレンチ絶縁膜２４の高さ
(height)減少を最小化する。
【００２３】図４（ａ）を参照すると、全体構造上にパ
ッド酸化膜１２をエッチングストップ層としてＨ３ＰＯ
４（燐酸）ディップアウト(Dip out)を用いたストリッ
プ工程（エッチング工程）を行ってパッド窒化膜１４を
除去することにより、上部構造が突出形状を有するトレ
ンチ絶縁膜２４が形成される。この際、トレンチ絶縁膜
２４の高さＨは活性領域から１５００Å以上、且つ３０
００Å以下となるようにストリップ工程を行う。
ッド酸化膜１２をエッチングストップ層としてＨ３ＰＯ
４（燐酸）ディップアウト(Dip out)を用いたストリッ
プ工程（エッチング工程）を行ってパッド窒化膜１４を
除去することにより、上部構造が突出形状を有するトレ
ンチ絶縁膜２４が形成される。この際、トレンチ絶縁膜
２４の高さＨは活性領域から１５００Å以上、且つ３０
００Å以下となるようにストリップ工程を行う。
【００２４】図４（ｂ）を参照すると、全体構造上に半
導体基板１０をエッチングストップ層としてＨＦディッ
プアウトを用いた洗浄工程を行うことにより、パッド酸
化膜１２が除去されると同時にトレンチ絶縁膜２４の突
出部が所定の幅のニップル形状にエッチングされる。こ
の際、洗浄工程は、ＤＨＦまたはＢＯＥ入り容器に入れ
てＤＩウォータを用いて洗浄した後、パーティクルを除
去するために、さらに半導体基板１０をＳＣ−１入り容
器に入れてＤＩウォータによって洗浄した後、半導体基
板１０を乾燥させる工程で行われる。
導体基板１０をエッチングストップ層としてＨＦディッ
プアウトを用いた洗浄工程を行うことにより、パッド酸
化膜１２が除去されると同時にトレンチ絶縁膜２４の突
出部が所定の幅のニップル形状にエッチングされる。こ
の際、洗浄工程は、ＤＨＦまたはＢＯＥ入り容器に入れ
てＤＩウォータを用いて洗浄した後、パーティクルを除
去するために、さらに半導体基板１０をＳＣ−１入り容
器に入れてＤＩウォータによって洗浄した後、半導体基
板１０を乾燥させる工程で行われる。
【００２５】また、洗浄工程はディップタイム(Dip tim
e)、即ちウェットタイム(Wet time)を調節して実施する
が、ここではパッド酸化膜１２の蒸着厚さをエッチング
ターゲットとして設定して実施する。これにより、洗浄
工程時にトレンチ絶縁膜２４を所望の厚さだけエッチン
グすることができるため、トレンチ絶縁膜２４に発生す
るモウトを抑制すると同時に、後続工程によって形成さ
れるフローティングゲートのスペーシング(spacing)を
最小化することができる。即ち、ウォール酸化工程によ
って形成されたウォール酸化膜２０と高温緻密化工程に
よって緻密化されたライナー酸化膜２２は、洗浄溶液の
ＨＦに対するエッチング率(etch rate)がトレンチ絶縁
膜２４より低いため、トレンチ絶縁膜２４に発生するモ
ウトを抑制すると共に、トレンチ絶縁膜２４を所望の厚
さだけエッチングすることができる。
e)、即ちウェットタイム(Wet time)を調節して実施する
が、ここではパッド酸化膜１２の蒸着厚さをエッチング
ターゲットとして設定して実施する。これにより、洗浄
工程時にトレンチ絶縁膜２４を所望の厚さだけエッチン
グすることができるため、トレンチ絶縁膜２４に発生す
るモウトを抑制すると同時に、後続工程によって形成さ
れるフローティングゲートのスペーシング(spacing)を
最小化することができる。即ち、ウォール酸化工程によ
って形成されたウォール酸化膜２０と高温緻密化工程に
よって緻密化されたライナー酸化膜２２は、洗浄溶液の
ＨＦに対するエッチング率(etch rate)がトレンチ絶縁
膜２４より低いため、トレンチ絶縁膜２４に発生するモ
ウトを抑制すると共に、トレンチ絶縁膜２４を所望の厚
さだけエッチングすることができる。
【００２６】一方、犠牲酸化膜１８及びウォール酸化膜
２０を形成するための全工程に亘って、フローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域を
考慮して工程を実施した場合には、フローティングゲー
トとトレンチ絶縁膜２４とのオーバーラップ領域の大き
さを１００Å以上、且つ３００Å以下（または２０％以
上、且つ３０％以下）に設定して洗浄工程を実施し、犠
牲酸化膜１８及びウォール酸化膜２０でフローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域を
考慮しないで工程を実施した場合には、フローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域の
大きさを４００Å以上、且つ６００Å以下に設定して洗
浄工程を実施する。
２０を形成するための全工程に亘って、フローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域を
考慮して工程を実施した場合には、フローティングゲー
トとトレンチ絶縁膜２４とのオーバーラップ領域の大き
さを１００Å以上、且つ３００Å以下（または２０％以
上、且つ３０％以下）に設定して洗浄工程を実施し、犠
牲酸化膜１８及びウォール酸化膜２０でフローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域を
考慮しないで工程を実施した場合には、フローティング
ゲートとトレンチ絶縁膜２４とのオーバーラップ領域の
大きさを４００Å以上、且つ６００Å以下に設定して洗
浄工程を実施する。
【００２７】つまり、フローティングゲートのカップリ
ング比はウォール犠牲酸化工程、ウォール酸化工程及び
トレンチ絶縁膜２４を所定の幅にエッチングするための
洗浄工程の調節によって調節することができる。本発明
では、ウォール犠牲酸化工程及びウォール酸化工程で１
次にフローティングゲートのカップリング比を調節した
後、トレンチ絶縁膜２４の洗浄工程で２次に調節する方
法、或いはウォール犠牲酸化工程及びウォール酸化工程
は一般的な工程で実施した後、トレンチ絶縁膜２４をエ
ッチングするための洗浄工程でフローティングゲートの
カップリング比を調節する方法を採用している。即ち、
ウォール犠牲酸化工程及びウォール酸化工程では酸化時
間を調節して活性領域のマスク臨界寸法ＣＤを所定の幅
に減少させ、トレンチ絶縁膜２４の洗浄工程時にはディ
ップタイムを調節してトレンチ絶縁膜２４のニップルの
大きさを調節する。
ング比はウォール犠牲酸化工程、ウォール酸化工程及び
トレンチ絶縁膜２４を所定の幅にエッチングするための
洗浄工程の調節によって調節することができる。本発明
では、ウォール犠牲酸化工程及びウォール酸化工程で１
次にフローティングゲートのカップリング比を調節した
後、トレンチ絶縁膜２４の洗浄工程で２次に調節する方
法、或いはウォール犠牲酸化工程及びウォール酸化工程
は一般的な工程で実施した後、トレンチ絶縁膜２４をエ
ッチングするための洗浄工程でフローティングゲートの
カップリング比を調節する方法を採用している。即ち、
ウォール犠牲酸化工程及びウォール酸化工程では酸化時
間を調節して活性領域のマスク臨界寸法ＣＤを所定の幅
に減少させ、トレンチ絶縁膜２４の洗浄工程時にはディ
ップタイムを調節してトレンチ絶縁膜２４のニップルの
大きさを調節する。
【００２８】次に、ウェル形成のためのイオン注入工程
及びしきい値電圧（ＶＴ）調節のためのイオン注入工程
のために活性領域上にスクリーン酸化工程(screen oxid
ation)を行ってスクリーン酸化膜２６を形成した後、ウ
ェル形成のためのイオン注入工程及びしきい値電圧調節
のためのイオン注入工程を実施することにより、半導体
基板１０の活性領域にウェル領域及び不純物領域（図示
せず）が形成される。この際、スクリーン酸化工程を７
５０℃〜９００℃の温度で湿式または乾式酸化方式によ
って行うことにより、スクリーン酸化膜２６は３０Å以
上、且つ１００Å以下の厚さに形成される。
及びしきい値電圧（ＶＴ）調節のためのイオン注入工程
のために活性領域上にスクリーン酸化工程(screen oxid
ation)を行ってスクリーン酸化膜２６を形成した後、ウ
ェル形成のためのイオン注入工程及びしきい値電圧調節
のためのイオン注入工程を実施することにより、半導体
基板１０の活性領域にウェル領域及び不純物領域（図示
せず）が形成される。この際、スクリーン酸化工程を７
５０℃〜９００℃の温度で湿式または乾式酸化方式によ
って行うことにより、スクリーン酸化膜２６は３０Å以
上、且つ１００Å以下の厚さに形成される。
【００２９】図５（ａ）を参照すると、洗浄工程（エッ
チング工程）を行ってスクリーン酸化膜２６を除去した
後、スクリーン酸化膜２６の除去された部位にトンネル
酸化膜２８を形成する。この際、トンネル酸化膜２８
は、７５０℃以上、且つ８００℃以下の温度で湿式酸化
方式によって蒸着した後、半導体基板１０との界面欠陥
密度を最小化するために、９００℃以上、且つ９１０℃
以下の温度でＮ２を用いて２０分以上、且つ３０分間以
下で熱処理することにより形成される。
チング工程）を行ってスクリーン酸化膜２６を除去した
後、スクリーン酸化膜２６の除去された部位にトンネル
酸化膜２８を形成する。この際、トンネル酸化膜２８
は、７５０℃以上、且つ８００℃以下の温度で湿式酸化
方式によって蒸着した後、半導体基板１０との界面欠陥
密度を最小化するために、９００℃以上、且つ９１０℃
以下の温度でＮ２を用いて２０分以上、且つ３０分間以
下で熱処理することにより形成される。
【００３０】また、スクリーン酸化膜２６を除去するた
めの洗浄工程（エッチング工程）は、ＤＨＦまたはＢＯ
Ｅ溶液とＳＣ−１を用いて実施するが、トレンチ絶縁膜
２４のニップル（突出部）の大きさが０.０５μｍ以
上、且つ０.１５μｍ以下となるようにディップタイム
を調節して、フローティングゲートとトレンチ絶縁膜２
４とのオーバーラップ領域が６００Å以上、且つ８００
Å以下、或いは前工程（トレンチ絶縁膜の洗浄工程）に
よるオーバーラップ領域より１００Å以上、且つ３００
Å以下程度増加するように実施される。
めの洗浄工程（エッチング工程）は、ＤＨＦまたはＢＯ
Ｅ溶液とＳＣ−１を用いて実施するが、トレンチ絶縁膜
２４のニップル（突出部）の大きさが０.０５μｍ以
上、且つ０.１５μｍ以下となるようにディップタイム
を調節して、フローティングゲートとトレンチ絶縁膜２
４とのオーバーラップ領域が６００Å以上、且つ８００
Å以下、或いは前工程（トレンチ絶縁膜の洗浄工程）に
よるオーバーラップ領域より１００Å以上、且つ３００
Å以下程度増加するように実施される。
【００３１】一方、スクリーン酸化膜２６を除去するた
めの洗浄工程とは別途に、洗浄工程を行ってフローティ
ングゲートとトレンチ絶縁膜２４とのオーバーラップ領
域を６００Å以上、且つ１０００Å以下に調節すること
もできる。
めの洗浄工程とは別途に、洗浄工程を行ってフローティ
ングゲートとトレンチ絶縁膜２４とのオーバーラップ領
域を６００Å以上、且つ１０００Å以下に調節すること
もできる。
【００３２】次に、グレーンサイズが最小化されて電界
集中を防止するように、全体構造上にＳｉＨ４またはＳ
ｉ２Ｈ６とＰＨ３ガス雰囲気で５８０℃〜６２０℃の温
度と０.１Torr〜３Torrの低い圧力条件のＬＰ−ＣＶＤ
方式で蒸着工程を行うことにより、フローティングゲー
ト用第１ポリシリコン層３０が８００Å以上、且つ２０
００Å以下の厚さに形成される。
集中を防止するように、全体構造上にＳｉＨ４またはＳ
ｉ２Ｈ６とＰＨ３ガス雰囲気で５８０℃〜６２０℃の温
度と０.１Torr〜３Torrの低い圧力条件のＬＰ−ＣＶＤ
方式で蒸着工程を行うことにより、フローティングゲー
ト用第１ポリシリコン層３０が８００Å以上、且つ２０
００Å以下の厚さに形成される。
【００３３】図５（ｂ）を参照すると、全体構造上にト
レンチ絶縁膜２４のニップル（突出部）をエッチングス
トップ層として平坦化工程ＣＭＰを行って第１ポリシリ
コン層３０を研磨することにより、トレンチ絶縁膜２４
の突出部が露出し、それを境界として第１ポリシリコン
層３０が孤立してフローティングゲート３２が形成され
る。この際、フローティングゲート３２は７００Å以
上、且つ１２００Å以下程度に均一に形成される。
レンチ絶縁膜２４のニップル（突出部）をエッチングス
トップ層として平坦化工程ＣＭＰを行って第１ポリシリ
コン層３０を研磨することにより、トレンチ絶縁膜２４
の突出部が露出し、それを境界として第１ポリシリコン
層３０が孤立してフローティングゲート３２が形成され
る。この際、フローティングゲート３２は７００Å以
上、且つ１２００Å以下程度に均一に形成される。
【００３４】その後、洗浄工程を行ってフローティング
ゲート３２の間に突出するトレンチ絶縁膜２４のニップ
ルを所望のターゲットだけエッチングする。これによ
り、フローティングゲート３２の表面積を確保してカッ
プリング比を十分大きくする。
ゲート３２の間に突出するトレンチ絶縁膜２４のニップ
ルを所望のターゲットだけエッチングする。これによ
り、フローティングゲート３２の表面積を確保してカッ
プリング比を十分大きくする。
【００３５】図６を参照すると、全体構造上にＯＮＯ(O
xide/Nitride/Oxide)構造またはＯＮＯＮ(Oxide/Nitrid
e/Oxide/Nitride)構造の誘電体膜３４が形成される。こ
の際、ＯＮＯ構造の場合、誘電体膜３４の下部と上部を
構成する酸化膜は部分的に優れた耐圧と優れたＴＤＤＢ
(Time Dependent Dielectric Breakdown)特性を有する
ＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基
本）とするＨＴＯを用いて３５Å以上、且つ８０Å以下
の厚さに形成するが、６００℃〜７００℃の温度でロー
ディングした後、０.１Torr〜３Torrの低い圧力下で約
８１０℃〜８５０℃の温度に上昇させるＬＰ−ＣＶＤ方
式によって形成する。また、誘電体膜３４の下部と上部
との間に構成される窒化膜は、反応ガスとしてＮＨ３と
ＤＣＳガスを用いて３５Å以上、且つ８０Å以下の厚さ
に形成されるが、６５０℃以上、且つ８００℃以下の温
度と１Torr以上、且つ３Torr以下の低い圧力下でＬＰ−
ＣＶＤ方式によって形成する。
xide/Nitride/Oxide)構造またはＯＮＯＮ(Oxide/Nitrid
e/Oxide/Nitride)構造の誘電体膜３４が形成される。こ
の際、ＯＮＯ構造の場合、誘電体膜３４の下部と上部を
構成する酸化膜は部分的に優れた耐圧と優れたＴＤＤＢ
(Time Dependent Dielectric Breakdown)特性を有する
ＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基
本）とするＨＴＯを用いて３５Å以上、且つ８０Å以下
の厚さに形成するが、６００℃〜７００℃の温度でロー
ディングした後、０.１Torr〜３Torrの低い圧力下で約
８１０℃〜８５０℃の温度に上昇させるＬＰ−ＣＶＤ方
式によって形成する。また、誘電体膜３４の下部と上部
との間に構成される窒化膜は、反応ガスとしてＮＨ３と
ＤＣＳガスを用いて３５Å以上、且つ８０Å以下の厚さ
に形成されるが、６５０℃以上、且つ８００℃以下の温
度と１Torr以上、且つ３Torr以下の低い圧力下でＬＰ−
ＣＶＤ方式によって形成する。
【００３６】ＯＮＯ構造の一例としては、ＤＣＳ（Ｓｉ
Ｈ２Ｃｌ２）とＮ２Ｏガスをソース（基本）とするＨＴ
Ｏで３５Å以上、且つ６０Å以下の厚さに形成される第
１酸化膜と、該第１酸化膜の上部に反応ガスとしてＮＨ
３とＤＣＳガスを用いて１Torr以上、且つ３Torr以下の
低い圧力下で、６５０℃以上、且つ８００℃以下の温度
でＬＰ−ＣＶＤ方式によって５０Å以上、且つ６５Å以
下の厚さに形成される窒化膜と、該窒化膜の上部にＤＣ
Ｓ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基本）と
するＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成
される第２酸化膜とからなる積層構造が好ましい。
Ｈ２Ｃｌ２）とＮ２Ｏガスをソース（基本）とするＨＴ
Ｏで３５Å以上、且つ６０Å以下の厚さに形成される第
１酸化膜と、該第１酸化膜の上部に反応ガスとしてＮＨ
３とＤＣＳガスを用いて１Torr以上、且つ３Torr以下の
低い圧力下で、６５０℃以上、且つ８００℃以下の温度
でＬＰ−ＣＶＤ方式によって５０Å以上、且つ６５Å以
下の厚さに形成される窒化膜と、該窒化膜の上部にＤＣ
Ｓ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基本）と
するＨＴＯで３５Å以上、且つ６０Å以下の厚さに形成
される第２酸化膜とからなる積層構造が好ましい。
【００３７】次に、誘電体膜３４の質を向上させ且つ半
導体基板１０の上部層のインタフェース(interface)を
強化させるために、熱処理工程が実施される。この際、
熱処理工程はベアシリコンウェーハ(Bare Si wafer)、
即ちモニタリングウェーハ(monitoringwafer)を基準と
して１５０Å以上、且つ３００Å以下の厚さに誘電体膜
３４が酸化されるように湿式酸化方式で行われる。ここ
で、誘電体膜３４の形成工程と熱処理工程は、素子特性
に符合する厚さとなるように行われるが、各層間への自
然酸化膜形成または不純物汚染を予防するために、工程
間の時間がほぼ遅延することなく実施される。
導体基板１０の上部層のインタフェース(interface)を
強化させるために、熱処理工程が実施される。この際、
熱処理工程はベアシリコンウェーハ(Bare Si wafer)、
即ちモニタリングウェーハ(monitoringwafer)を基準と
して１５０Å以上、且つ３００Å以下の厚さに誘電体膜
３４が酸化されるように湿式酸化方式で行われる。ここ
で、誘電体膜３４の形成工程と熱処理工程は、素子特性
に符合する厚さとなるように行われるが、各層間への自
然酸化膜形成または不純物汚染を予防するために、工程
間の時間がほぼ遅延することなく実施される。
【００３８】次に、全体構造上に第２ポリシリコン層３
６、金属層３８及びハードマスク４０を順次形成する。
この際、第２ポリシリコン層３６はＬＰ−ＣＶＤ方式で
蒸着されたシリコン層を用いて７００Å以上、且つ２０
００Å以下の厚さにドープト層を形成する。一方、第２
ポリシリコン層３６を形成した後、エッチング工程を行
ってコントロールゲートを形成するが、そのコントロー
ルゲートは第２ポリシリコン層３６を形成した後、タン
グステンを用いて全体構造上に５００Å以上、且つ１０
００Å以下の厚さにタングステン層を形成した金属層３
８からなる。
６、金属層３８及びハードマスク４０を順次形成する。
この際、第２ポリシリコン層３６はＬＰ−ＣＶＤ方式で
蒸着されたシリコン層を用いて７００Å以上、且つ２０
００Å以下の厚さにドープト層を形成する。一方、第２
ポリシリコン層３６を形成した後、エッチング工程を行
ってコントロールゲートを形成するが、そのコントロー
ルゲートは第２ポリシリコン層３６を形成した後、タン
グステンを用いて全体構造上に５００Å以上、且つ１０
００Å以下の厚さにタングステン層を形成した金属層３
８からなる。
【００３９】
【発明の効果】上述したように、本発明は、トレンチを
埋め込むためにギャップフィリングされるトレンチ絶縁
膜の形成前後に実施されるウォール犠牲酸化工程、ウォ
ール酸化工程及びトレンチ絶縁膜洗浄工程を調節して所
望のスペーサだけトレンチ絶縁膜をエッチングすること
により、フローティングゲートのカップリング比を確保
し且つより小さいサイズの素子を実現することができ
る。
埋め込むためにギャップフィリングされるトレンチ絶縁
膜の形成前後に実施されるウォール犠牲酸化工程、ウォ
ール酸化工程及びトレンチ絶縁膜洗浄工程を調節して所
望のスペーサだけトレンチ絶縁膜をエッチングすること
により、フローティングゲートのカップリング比を確保
し且つより小さいサイズの素子を実現することができ
る。
【００４０】また、本発明は、従来のマスク工程及びエ
ッチング工程を使用することなく均一なフローティング
ゲートを形成することにより、マスク臨界寸法の変化に
よる素子の不均一性を改善することができる。
ッチング工程を使用することなく均一なフローティング
ゲートを形成することにより、マスク臨界寸法の変化に
よる素子の不均一性を改善することができる。
【００４１】また、本発明は、フローティングゲート形
成工程までマスク工程としてＩＳＯマスク工程のみを実
施することにより、ＩＳＯマスク、キー(key)マスク及
びフローティングゲート用マスクを含んで３回のマスク
工程が行われる従来の技術の工程に比べて著しく工程の
単純化に寄与することができるため、製品の歩留まり向
上とコスト節減効果がある。
成工程までマスク工程としてＩＳＯマスク工程のみを実
施することにより、ＩＳＯマスク、キー(key)マスク及
びフローティングゲート用マスクを含んで３回のマスク
工程が行われる従来の技術の工程に比べて著しく工程の
単純化に寄与することができるため、製品の歩留まり向
上とコスト節減効果がある。
【００４２】また、本発明は、均一なフローティングゲ
ートを形成してカップリング比の変化を最小化すること
により、素子の特性を改善することができる。
ートを形成してカップリング比の変化を最小化すること
により、素子の特性を改善することができる。
【００４３】また、本発明は、次世代の高集積フラッシ
ュメモリセルの実現を容易にするとともに、トレンチ絶
縁膜の高さ調節と洗浄工程のディップタイムの調節によ
って様々な工程マージンの確保が可能である。
ュメモリセルの実現を容易にするとともに、トレンチ絶
縁膜の高さ調節と洗浄工程のディップタイムの調節によ
って様々な工程マージンの確保が可能である。
【００４４】従って、本発明は、複雑な工程及び高価装
備の追加所要なしで従来の装備と工程を用いて応用／適
用することにより、低費用(low cost)と高信頼性(high
reliability)を有する素子の形成が可能である。
備の追加所要なしで従来の装備と工程を用いて応用／適
用することにより、低費用(low cost)と高信頼性(high
reliability)を有する素子の形成が可能である。
【図１】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
【図２】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
【図３】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
【図４】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
【図５】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
【図６】本発明の実施例に係るフラッシュメモリセルの
製造方法を説明するために示す断面図である。
製造方法を説明するために示す断面図である。
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１６ トレンチ
１８ 犠牲酸化膜
２０ ウォール酸化膜
２２ ライナー酸化膜
２４ トレンチ絶縁膜
２６ スクリーン酸化膜
２８ トンネル酸化膜
３０ 第１ポリシリコン層
３２ フローティングゲート
３４ 誘電体膜
３６ 第２ポリシリコン層
３８ 金属層
４０ 反射防止膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鄭 盛 文
大韓民国 京畿道 驪州郡 加南面 新海
里 ヒュンジンエバービル103−1403
(72)発明者 安 正 烈
大韓民国 京畿道 南楊州市 陶農洞 47
−25
(72)発明者 ▲しん▼ 永 基
大韓民国 京畿道 利川市 夫鉢邑 牙美
里 ヒュンダイアパートメント707−1403
(72)発明者 李 暎 馥
大韓民国 京畿道 利川市 夫鉢邑 鷹岩
里 97 イーファアパートメント101−201
Ｆターム(参考） 5F083 EP03 EP22 EP53 EP55 ER22
GA09 GA22 GA28 JA04 JA39
NA01 PR06 PR29 PR40
5F101 BA12 BA29 BA36 BB02 BD35
BE07 BH19
Claims (31)
- 【請求項１】 半導体基板上にパッド酸化膜及びパッド
窒化膜を形成する段階と、 前記半導体基板にトレンチを形成する段階と、 全体構造上にトレンチ絶縁膜を形成した後、第１平坦化
工程を行って前記トレンチ絶縁膜を孤立させる段階と、 前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定
の部位を突出させる段階と、 前記トレンチ絶縁膜の突出部を所定の幅にエッチングす
るためのエッチング工程を行う段階と、 全体構造上に第１ポリシリコン層を形成した後、第２平
坦化工程を行ってフローティングゲートを形成する段階
と、 全体構造上に誘電体膜及び第２ポリシリコン層を形成し
た後、エッチング工程を行ってコントロールゲートを形
成する段階とを含んでなることを特徴とするフラッシュ
メモリセルの製造方法。 - 【請求項２】 前記パッド酸化膜は、前記半導体基板の
上部表面の結晶欠陥または表面処理のために７００℃以
上、且つ９５０℃以下の温度で乾式または湿式酸化方式
を用いて７０Å以上、且つ２００Å以下の厚さに形成す
ることを特徴とする請求項１記載のフラッシュメモリセ
ルの製造方法。 - 【請求項３】 前記パッド窒化膜は、ＬＰ−ＣＶＤ方法
によって２０００Å以上、且つ３５００Å以下の厚さに
形成することを特徴とする請求項１記載のフラッシュメ
モリセルの製造方法。 - 【請求項４】 前記トレンチは、内部傾斜面が６０°以
上、且つ８５°以下程度の傾斜角を有することを特徴と
する請求項１記載のフラッシュメモリセルの製造方法。 - 【請求項５】 前記トレンチを形成した後、ウォール犠
牲酸化工程を実施して前記トレンチ内部面に犠牲酸化膜
を形成する段階と、 前記犠牲酸化膜を除去した後、ウォール酸化膜を形成す
る段階と、 前記トレンチの内部面にライナー酸化膜を形成する段階
とをさらに含むことを特徴とする請求項１記載のフラッ
シュメモリセルの製造方法。 - 【請求項６】 前記犠牲酸化膜は、前記トレンチの内部
面に７００℃以上、且つ１０００℃以下の温度で、７０
Å以上、且つ１５０Å以下の厚さに形成することを特徴
とする請求項５記載のフラッシュメモリセルの製造方
法。 - 【請求項７】 前記犠牲酸化膜は、前記トレンチの内部
面に７００℃以上、且つ１０００℃以下の温度で、１５
０Å以上、且つ３００Å以下の厚さに形成することを特
徴とする請求項５記載のフラッシュメモリセルの製造方
法。 - 【請求項８】 前記ウォール酸化膜は、８００℃以上、
且つ１０００℃以下の温度で湿式酸化方式を用いて１０
０Å以上、且つ２００Å以下の厚さに形成されることを
特徴とする請求項５記載のフラッシュメモリセルの製造
方法。 - 【請求項９】 前記ウォール酸化膜は、８００℃以上、
且つ１０００℃以下の温度で湿式酸化方式で、３００Å
以上、且つ６００Å以下の厚さに形成されることを特徴
とする請求項５記載のフラッシュメモリセルの製造方
法。 - 【請求項１０】 前記ライナー酸化膜は、ＤＣＳ（Ｓｉ
Ｈ２Ｃｌ２）を基本とするＨＴＯを５０Å以上、且つ５
００Å以下の厚さに蒸着した後、高温で緻密化工程を行
って形成することを特徴とする請求項５記載のフラッシ
ュメモリセルの製造方法。 - 【請求項１１】 前記緻密化工程は、９００℃以上、且
つ１１００℃以下の高温でＮ２雰囲気中にて２０分以
上、且つ３０分間以下で実施することを特徴とする請求
項１０記載のフラッシュメモリセルの製造方法。 - 【請求項１２】 前記トレンチ絶縁膜は、前記トレンチ
を埋め込むようにギャップフィリング工程を行ってＨＤ
Ｐ酸化膜を４０００Å以上、且つ１００００Å以下の厚
さに形成することを特徴とする請求項１記載のフラッシ
ュメモリセルの製造方法。 - 【請求項１３】 前記トレンチ絶縁膜の形成後、９００
℃以上、且つ１１００℃以下の高温でＮ２雰囲気中にて
２０分以上、且つ３０分間以下で緻密化工程を実施する
段階をさらに含むことを特徴とする請求項１記載のフラ
ッシュメモリセルの製造方法。 - 【請求項１４】 前記第１平坦化工程は、前記パッド窒
化膜をエッチングストップ層として用いて実施すること
を特徴とする請求項１記載のフラッシュメモリセルの製
造方法。 - 【請求項１５】 前記トレンチ絶縁膜の突出部は、前記
パッド酸化膜から１５００Å以上、且つ３０００Å以下
程度の高さを有することを特徴とする請求項１記載のフ
ラッシュメモリセルの製造方法。 - 【請求項１６】 前記パッド窒化膜は、Ｈ３ＰＯ４を用
いたエッチング工程によって除去することを特徴とする
請求項１記載のフラッシュメモリセルの製造方法。 - 【請求項１７】 前記トレンチ絶縁膜の突出部をエッチ
ングするための前記エッチング工程は、前記トレンチ絶
縁膜と前記フローティングゲートとのオーバーラップ領
域が１００Å以上、且つ３００Å以下となるようにディ
ップタイムを調節して、ＤＨＦまたはＢＯＥとＳＣ−１
を用いた洗浄工程で実施されることを特徴とする請求項
１記載のフラッシュメモリセルの製造方法。 - 【請求項１８】 前記トレンチ絶縁膜の突出部をエッチ
ングするための前記エッチング工程は、前記トレンチ絶
縁膜と前記フローティングゲートとのオーバーラップ領
域が４００Å以上、且つ６００Å以下となるようにディ
ップタイムを調節して、ＤＨＦまたはＢＯＥとＳＣ−１
を用いた洗浄工程で実施されることを特徴とする請求項
１記載のフラッシュメモリセルの製造方法。 - 【請求項１９】 前記第１ポリシリコン層を形成する前
に、前記半導体基板の活性領域上に３０Å以上、且つ１
００Å以下の厚さにスクリーン酸化膜を形成する段階
と、 前記半導体基板上にウェル形成のためのイオン注入工程
としきい値電圧調節のためのイオン注入工程を行ってウ
ェル領域及び不純物領域を形成する段階と、 前記スクリーン酸化膜を除去するためにエッチング工程
を行う段階と、 前記活性領域上に７５０℃以上、且つ８００℃以下の温
度で湿式酸化方式を行った後、熱処理工程を行ってトン
ネル酸化膜を形成する段階とをさらに含むことを特徴と
する請求項１記載のフラッシュメモリセルの製造方法。 - 【請求項２０】 前記スクリーン酸化膜を除去するため
の前記エッチング工程は、前記トレンチ絶縁膜の突出部
の大きさが０.０５μｍ以上、且つ０.１５μｍ以下とな
るようにディップタイムを調節して、ＤＨＦまたはＢＯ
ＥとＳＣ−１を用いた洗浄工程で実施されることを特徴
とする請求項１９記載のフラッシュメモリセルの製造方
法。 - 【請求項２１】 前記スクリーン酸化膜を除去するため
の前記エッチング工程は、前記フローティングゲートと
前記トレンチ絶縁膜とのオーバーラップ領域が６００Å
以上、且つ８００Å以下となるようにディップタイムを
調節して、ＤＨＦまたはＢＯＥとＳＣ−１を用いた洗浄
工程で実施されることを特徴とする請求項１９記載のフ
ラッシュメモリセルの製造方法。 - 【請求項２２】 前記熱処理工程は、前記半導体基板と
の界面欠陥密度を最小化するために、９００℃以上、且
つ９１０℃以下の温度でＮ２を用いて２０分以上、且つ
３０分間以下で実施されることを特徴とする請求項１９
記載のフラッシュメモリセルの製造方法。 - 【請求項２３】 前記トンネル酸化膜の形成後、前記フ
ローティングゲートと前記トレンチ絶縁膜とのオーバー
ラップ領域を６００Å以上、且つ１０００Å以下に調節
するために、洗浄工程を実施する段階をさらに含むこと
を特徴とする請求項１９記載のフラッシュメモリセルの
製造方法。 - 【請求項２４】 前記第１ポリシリコン層は、ＬＰ−Ｃ
ＶＤ方式によって８００Å以上、且つ２０００Å以下の
厚さに形成することを特徴とする請求項１記載のフラッ
シュメモリセルの製造方法。 - 【請求項２５】 前記第２平坦化工程は、前記トレンチ
絶縁膜の突出部をエッチングストップ層として用いて前
記第１ポリシリコン層の所定の部位を研磨することによ
り、前記トレンチ絶縁膜の突出部が露出されるように実
施することを特徴とする請求項１記載のフラッシュメモ
リセルの製造方法。 - 【請求項２６】 前記フローティングゲートは、７００
Å以上、且つ１２００Å以下に均一に形成することを特
徴とする請求項１記載のフラッシュメモリセルの製造方
法。 - 【請求項２７】 前記誘電体膜は、ＯＮＯ構造またはＯ
ＮＯＮ構造で形成することを特徴とする請求項１記載の
フラッシュメモリセルの製造方法。 - 【請求項２８】 前記ＯＮＯ構造は、 ＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソース（基
本）とするＨＴＯで３５Å以上、且つ６０Å以下の厚さ
に形成される第１酸化膜と、 前記第１酸化膜の上部に反応ガスとしてＮＨ３とＤＣＳ
ガスを用いて１Torr以上、且つ３Torr以下の低い圧力下
で、６５０℃以上、且つ８００℃以下の温度でＬＰ−Ｃ
ＶＤ方式によって５０Å以上、且つ６５Å以下の厚さに
形成される窒化膜と、 前記窒化膜の上部にＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏ
ガスをソース（基本）とするＨＴＯで３５Å以上、且つ
６０Å以下の厚さに形成される第２酸化膜とからなるこ
とを特徴とする請求項２７記載のフラッシュメモリセル
の製造方法。 - 【請求項２９】 前記誘電体膜は、ベアシリコンを基準
として１５０Å以上、且つ３００Å以下の厚さに酸化さ
れることを特徴とする請求項１記載のフラッシュメモリ
セルの製造方法。 - 【請求項３０】 前記第２ポリシリコン層は、７００Å
以上、且つ２０００Å以下の厚さにドープト層が形成さ
れることを特徴とする請求項１記載のフラッシュメモリ
セルの製造方法。 - 【請求項３１】 前記第２ポリシリコン層を形成した
後、全体構造上に５００Å以上、且つ１０００Å以下の
厚さにタングステン層を形成する段階をさらに含んでな
ることを特徴とする請求項１記載のフラッシュメモリセ
ルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-83493 | 2001-12-22 | ||
| KR10-2001-0083493A KR100426483B1 (ko) | 2001-12-22 | 2001-12-22 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197784A true JP2003197784A (ja) | 2003-07-11 |
| JP4174302B2 JP4174302B2 (ja) | 2008-10-29 |
Family
ID=36821418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002337583A Expired - Fee Related JP4174302B2 (ja) | 2001-12-22 | 2002-11-21 | フラッシュメモリセルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6844231B2 (ja) |
| JP (1) | JP4174302B2 (ja) |
| KR (1) | KR100426483B1 (ja) |
| CN (1) | CN1217404C (ja) |
| TW (1) | TWI237350B (ja) |
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- 2002-12-05 US US10/310,746 patent/US6844231B2/en not_active Expired - Fee Related
- 2002-12-13 CN CN021559007A patent/CN1217404C/zh not_active Expired - Fee Related
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| CN1428846A (zh) | 2003-07-09 |
| TW200408073A (en) | 2004-05-16 |
| TWI237350B (en) | 2005-08-01 |
| US7015099B2 (en) | 2006-03-21 |
| US20050101089A1 (en) | 2005-05-12 |
| KR20030053314A (ko) | 2003-06-28 |
| US20030119260A1 (en) | 2003-06-26 |
| US6844231B2 (en) | 2005-01-18 |
| CN1217404C (zh) | 2005-08-31 |
| JP4174302B2 (ja) | 2008-10-29 |
| KR100426483B1 (ko) | 2004-04-14 |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110822 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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